延迟装置的制造方法
【技术领域】
[0001]本实用新型涉及延迟装置，特别涉及一种具有多个电流源的延迟装置。
【背景技术】
[0002]随着科技的进步，芯片的复杂度及频率信号的频率均快速地增加。然而，当芯片内部信号无法与外部信号取得同步时，芯片可能无法正常运作。为解决此问题，已知做法是利用延迟锁相回路(Delay Locked Loop;DLL)或是锁相回路(Phase Locked Loop;PLL)，用以达到信号的同步。由于延迟锁相回路的设计较为容易，并且具有较高的稳定性，因此，延迟锁相回路较常被使用。
[0003]延迟锁相回路利用一数字方式或是一模拟方式控制一延迟线(delayline)上的所有延迟单元的延迟时间。然而，对于数字方式而言，延迟单元的锁定速度较慢，并且具有较大抖动量(jitter)。
【实用新型内容】
[0004]有鉴于此，本实用新型的目的在于快速地启动延迟单元，并使延迟单元具有较高的电源抑制比(power supply reject1n rat1;PSRR)。本实用新型的另一目的是改善延迟单元因工艺、电压、温度(Process ,Voltage ,Temperature; PVT)所造成的相位偏移。
[0005]为达上述目的，本实用新型提出一种延迟装置，包括一第一延迟单元、一第一电流源、一第二电流源、一第二延迟单元、一第三电流源以及一第四电流源。第一延迟单元延迟一输入信号，用以产生一延迟信号。第一电流源串联第一延迟单元，并接收一第一操作电压。第二电流源串联第一延迟单元，并接收一第二操作电压。第二延迟单元耦接第一延迟单元，用以延迟延迟信号，并产生一输出信号。第三电流源串联第二延迟单元，并接收第一操作电压。第四电流源串联第二延迟单元，并接收第二操作电压。
[0006]为让本实用新型的特征和优点能更明显易懂，下文特举出优选实施例，并配合附图，作详细说明如下:
【附图说明】
[0007]图1、图3为本实用新型的延迟装置的示意图。
[0008]图2为本实用新型的延迟单元与电流镜的可能实施例。
[0009]图4为本实用新型的电压产生器的示意图。
【具体实施方式】
[0010]图1为本实用新型的延迟装置的示意图。延迟装置100延迟一输入信号5預，用以产生一延迟信号S.。在本实施例中，延迟装置100包括延迟单元DL^DLn、电流源CA^CAn以及CBcCBn。延迟单元DLcDLn彼此串联。在一个实施例中，延迟单元DLcDLn均为反相器，但并非用以限制本实用新型。在其它实施例中，只要具有延迟效能的电路，均可作为延迟单元 DLi ?DLn。
[0011]每一延迟单元接收并延迟前一级的延迟单元的输出信号，并将延迟结果提供给下一级的延迟单元。举例而言，延迟单元DL2接收并延迟延迟单元DL1所产生的一延迟信号Sd1，用以产生一延迟信号SD2，并提供延迟信号Sd2给延迟单元DL3(未显示)。在本实施例中，第一级的延迟单元DL1接收并延迟输入信号Sin，用以产生延迟信号SD1。
[0012]电流源CAi?CAN分别串联延迟单元DL1-DLn,并接收一操作电压DVDD。在本实施例中，电流源CAi?CAn根据同一控制信号例如BiasP，产生电流给延迟单元DLi?DLn。举例而言，电流源CA1根据控制信号BiasP产生电流给延迟单元DL1，电流源CA2根据控制信号BiasP产生电流给延迟单元DL2，其余依此类推。在其它实施例中，电流源CAi?CAn可能分别接收不同的控制信号，用以产生电流给延迟单元DU?DLn。举例而言，电流源CA1根据第一控制信号产生第一电流给延迟单元DL1，电流源CA2根据第二控制信号产生第二电流给延迟单元DL2,其中第一及第二控制信号为不同的信号。在此例中，第一电流可能相同或不同于第二电流。换句话说，电流源CAi?CAn的至少一个产生的电流可能不同于电流源CAi?CAn的另一个所产生的电流。在其它实施例中，电流源CA1-CAn所产生的电流均相同。
[0013]电流源CBi?CBN分别串联延迟单元DL1-DLn,并接收一操作电压DVSS。在本实施例中，电流源CB1-CBn根据同一控制信号(如BiasN)产生相对应的电流，但并非用以限制本实用新型。在另一实施例中，电流源CB1-CBn可能分别接收不同的控制信号。在此例中，电流源CB1-CBn的至少一个产生的电流可能不同于电流源CB1-CBn的另一个所产生的电流。在其它实施例中，电流源CB1-CBn所产生的电流均相同。
[0014]在图1中，电流源CA1-CAn与CB1-CBn独立在延迟单元DU?DLn之外，但并非用以限制本实用新型。在一些实施例中，电流源CAi?CAN与CBi?CBN整合在延迟单元DU?DLn之中。举例而言，电流源0六1与081整合在延迟单元DL1之中，电流源CA2与CB2整合在延迟单元DL2之中，其余依此类推。在本实施例中，电流源CA^CAn与CB^CBn各自根据相对应的控制信号独自运作。
[0015]在本实施例中，延迟单元DL1由电流源所驱动，而延迟单元DL2由电流源CA2与CB^驱动。由于每一电流源仅需驱动单一延迟单元，故延迟单元DL^DLn可快速地被启动。
[0016]当电流源0六1与081提供给延迟单元DL1的电流变大时，延迟单元DL1的操作速度变快，因此延迟单元DL1K产生的延迟时间变短。相反地，当电流源0六1与081提供给延迟单元DLi的电流变小时，延迟单元DLi的操作速度变慢，因此延迟单元DLi所造成的延迟时间变长。由于延迟单元DLi?DLN的延迟时间取决于电流源CAi?CAN与CBi?CBN所产生的电流，故可提高电源抑制比(PSRR)。
[0017]由于延迟装置100利用电流驱动延迟单元DL1?DLn，因此，延迟装置100的延迟时间不易受到工艺、电压、温度的影响。再者，延迟装置100对于电源噪声具有较强的抑制能力，并且启动速度快，故适合应用在高速装置中，如第四代双倍数据率同步动态随机存取存储器(Double-Data-Rate Fourth Generat1n Synchronous Dynamic Random AccessMemory；DDR4SRAM)。
[0018]图2为本实用新型的延迟单元及电流源的可能实施例。由于延迟单元01^?01^的电路架构均相同，故图2仅显示延迟单元DLi?DL2。同样地，由于电流源CAi?CAn与CBi?CBn的电路架构均相同，故图2仅显示电流源CA1-CA2与CB1-CB2t3
[0019]如图所示，延迟单元DL1具有晶体管Ql与Q2。晶体管Ql与Q2串联于电流源之间。晶体管Ql的栅极接收输入信号Sin，其源极耦接电流源CA1，其漏极输出延迟信号Sd1。晶体管Q2的栅极耦接晶体管Ql的栅极，其漏极耦接晶体管Ql的漏极，其源极耦接电流源CBlt3在本实施例中，晶体管QI为P型晶体管，晶体管Q2为N型晶体管。
[0020]电流源CA1包括晶体管Q3。晶体管Q3的栅极接收控制信号BiasP，其源极接收操作电压DVDD，其漏极耦接晶体管Ql的源极。在本实施例中，晶体管Q3为P型晶体管，但并非用以限制本实用新型。在其它实施例中，晶体管Q3可能是N型晶体管。
[0021]电流源CB1包括晶体管Q4。晶体管Q4的栅极接收控制信号BiasN，其源极接收操作电压DVSS，其漏极耦接晶体管Q2的源极。在本实施例中，晶体管Q4为N型晶体管，但并非用以限制本实用新型。在其它实施例中，晶体管Q4为P型晶体管。另外，在本实施例中，晶体管Q3的种类不同于晶体管Q4，但并非用以限制本实用新型。在其它实施例中，晶体管Q3的种类相同于晶体管Q4，如均为P型或N型晶体管。
[0022]延迟单元DL2包括晶体管Q5与Q6。晶体管Q5与Q6串联于电流源CA2与CB2之间。晶体管Q5的栅极接收延迟信