号Sd1，其源极耦接电流源CA2,其漏极输出延迟信号SD2。晶体管Q6的栅极耦接晶体管Q5的栅极，其漏极耦接晶体管Q5的漏极，其源极耦接电流源CB2。在本实施例中，晶体管Q5为P型晶体管，晶体管Q6*N型晶体管。
[0023]电流源CA2包括晶体管Q7。晶体管Q7的栅极接收控制信号BiasP，其源极接收操作电压DVDD，其漏极耦接晶体管Q5的源极。在本实施例中，晶体管Q7为P型晶体管，但并非用以限制本实用新型。在其它实施例中，晶体管Q7可能是N型晶体管。
[0024]电流源CB2包括晶体管Q8。晶体管Q8的栅极接收控制信号BiasN，其源极接收操作电压DVSS，其漏极耦接晶体管Q6的源极。在本实施例中，晶体管Q8为N型晶体管，但并非用以限制本实用新型。在其它实施例中，晶体管Q8为P型晶体管。另外，在本实施例中，晶体管Q7的种类不同于晶体管Q8，但并非用以限制本实用新型。在其它实施例中，晶体管Q7与Q8均为P型或N型晶体管。
[0025]在本实施例中，晶体管Q7与Q3的种类相同，均为P型晶体管，并接收同一控制信号(如BiasP)，但并非用以限制本实用新型。在其它实施例中，晶体管Q7的种类可能不同于晶体管Q3 ο举例而言，晶体管Q3为P型或N型晶体管，晶体管Q7为N型或P型晶体管。在此例中，晶体管Q3的栅极所接收到的控制信号可能反相于晶体管Q7的栅极所接收到的控制信号。
[0026]同样地，晶体管Q4与Q8可为相同或不同种类的晶体管。当晶体管Q4与Q8为相同种类的晶体管时，晶体管Q4与Q8的栅极可能接收同一控制信号，如BiasN。然而，当晶体管Q4与Q8为不同种类的晶体管时，晶体管Q4的栅极所接收到的控制信号可能反相于晶体管Q8的栅极所接收到的控制信号。
[0027]图3为本实用新型的延迟装置的另一示意图。图3相似图1，不同之处在于延迟装置300还包括一电压产生器310。电压产生器310用以产生控制信号BiasP与BiasN。图4为本实用新型的电压产生器的示意图。电压产生器310根据一输入电压VCN(图中未绘示)，产生控制信号BiasP与BiasN。在一可能实施例中，输入电压VCN由一延迟锁相回路所产生。当输入电压VCN增加时，控制信号BiasP的电位降低并且控制信号BiasN的电位升高。当输入电压VCN减少时，控制信号BiasP的电位升高并且控制信号BiasN的电位降低。
[0028]电压产生器300包括晶体管Q9?Q12以及电容Cl?C2。晶体管Q9的源极接收操作电压DVDD，其漏极输出控制信号BiasP。在本实施例中，晶体管Q9为P型晶体管，但并非用以限制本实用新型。在其它实施例中，晶体管Q9可能是N型晶体管。
[0029]晶体管QlO的栅极耦接晶体管Q9的栅极与漏极，其源极接收操作电压DVDD，其漏极输出控制信号BiasN。在本实施例中，晶体管QlO为P型晶体管，但并非用以限制本实用新型。在其它实施例中，晶体管QlO可能是N型晶体管。
[0030]晶体管Qll的栅极接收输入电压VCN，其漏极耦接晶体管Q9的漏极与栅极，其源极接收操作电压DVSS。在本实施例中，晶体管Qll为N型晶体管，但并非用以限制本实用新型。在其它实施例中，晶体管Qll可能是P型晶体管。
[0031]晶体管Q12的栅极与漏极耦接晶体管QlO的漏极，其源极接收操作电压DVSS。在本实施例中，晶体管Q12为N型晶体管，但并非用以限制本实用新型。在其它实施例中，晶体管Q12可能是P型晶体管。
[0032]电容Cl耦接于晶体管QlO的源极与晶体管Q9的漏极之间。电容C2耦接于晶体管Q12的漏极与源极之间。在本实施例中，电容Cl与C2具有稳压功能，并可提高电源抑制比。
[0033]虽然本实用新型已以优选实施例公开如上，然其并非用以限定本实用新型，本领域技术人员，在不脱离本实用新型的精神和范围内，当可作些许的更动与润饰，因此本实用新型的保护范围当视所附权利要求书界定范围为准。
【主权项】
1.一种延迟装置，其特征在于，包括: 第一延迟单元，延迟一输入信号，用以产生延迟信号； 第一电流源，连接该第一延迟单元，并接收第一操作电压； 第二电流源，连接该第一延迟单元，并接收第二操作电压； 第二延迟单元，耦接该第一延迟单元，用以延迟该延迟信号，并产生输出信号； 第三电流源，串联该第二延迟单元，并接收该第一操作电压；以及 第四电流源，串联该第二延迟单元，并接收该第二操作电压。2.如权利要求1所述的延迟装置，其特征在于，其中该第一延迟单元包括: 第一晶体管，其栅极接收该输入信号，其源极耦接该第一电流源，其漏极输出该延迟信号；以及 第二晶体管，其栅极耦接该第一晶体管的栅极，其漏极耦接该第一晶体管的漏极，其源极耦接该第二电流源。3.如权利要求2所述的延迟装置，其特征在于，其中该第一电流源由第三晶体管所构成，该第三晶体管的栅极接收第一控制信号，其源极接收该第一操作电压，其漏极耦接该第一晶体管;该第二电流源由第四晶体管所构成，该第四晶体管的栅极接收第二控制信号，其源极接收该第二操作电压，其漏极耦接该第二晶体管。4.如权利要求3所述的延迟装置，其特征在于，其中该第二延迟单元包括: 第五晶体管，其栅极接收该延迟信号，其源极耦接该第三电流源，其漏极输出该输出信号；以及 第六晶体管，其栅极耦接该第五晶体管的栅极，其漏极耦接该第五晶体管的漏极，其源极耦接该第四电流源。5.如权利要求4所述的延迟装置，其特征在于，其中该第三电流源由第七晶体管所构成，该第七晶体管的栅极接收该第一控制信号，其源极接收该第一操作电压，其漏极耦接该第五晶体管;该第四电流源由第八晶体管所构成，该第八晶体管的栅极接收该第二控制信号，其源极接收该第二操作电压，其漏极耦接该第六晶体管。6.如权利要求5所述的延迟装置，其特征在于，其中该第三及第七晶体管为P型晶体管，该第四及第八晶体管为N型晶体管。7.如权利要求6所述的延迟装置，其特征在于，还包括: 电压产生器，根据输入电压，产生该第一控制信号及第二控制信号，其中当该输入电压变大时，该第一控制信号的电位降低并且该第二控制信号的电位升高；当该输入电压变小时，该第一控制信号的电位升高并且该第二控制信号的电位降低。8.如权利要求7所述的延迟装置，其特征在于，其中该电压产生器包括: 第九晶体管，其源极接收该第一操作电压，其漏极输出该第一控制信号； 第十晶体管，其栅极耦接该第九晶体管的栅极，其源极接收该第一操作电压，其漏极输出该第二控制信号； 第十一晶体管，其栅极接收该输入电压，其漏极耦接该第九晶体管的漏极与栅极，其源极接收该第二操作电压； 第十二晶体管，其栅极与漏极耦接该第十晶体管的漏极，其源极接收该第二操作电压； 第一电容，耦接于该第十晶体管的源极与该第九晶体管的漏极之间；以及 第二电容，耦接于该第十二晶体管的漏极与源极之间。9.如权利要求1所述的延迟装置，其特征在于，其中该第一电流源及第二电流源整合于该第一延迟单元之中。10.如权利要求1所述的延迟装置，其特征在于，其中该第一电流源与该第三电流源独自运作，该第二电流源与该第四电流源独自运作。
【专利摘要】一种延迟装置，包括一第一延迟单元、一第一电流源、一第二电流源、一第二延迟单元、一第三电流源以及一第四电流源。第一延迟单元延迟一输入信号，用以产生一延迟信号。第一电流源串联第一延迟单元，并接收一第一操作电压。第二电流源串联第一延迟单元，并接收一第二操作电压。第二延迟单元耦接第一延迟单元，用以延迟延迟信号，并产生一输出信号。第三电流源串联第二延迟单元，并接收第一操作电压。第四电流源串联第二延迟单元，并接收第二操作电压。
【IPC分类】H03L7/08
【公开号】CN205232192
【申请号】CN201521000088
【发明人】金银姬
【申请人】上海兆芯集成电路有限公司
【公开日】2016年5月11日
【申请日】2015年12月4日