一种底极板采样电路的制作方法
【专利摘要】本实用新型公开了一种底极板采样电路，包括采样电容、两个NMOS开关管以及一个时钟电路；第一NMOS开关管的源极或漏极之一与所述采样电容的底极板相连接，另一端作为信号输入端，第一NMOS开关管的栅极与时钟电路输出的时钟信号一相连接，第二NMOS开关管的源极或漏极之一与所述采样电容的上极板相连接，另一端接地，第二NMOS开关管的栅极与时钟电路输出的时钟信号二相连接，所述采样电容的上极板与所述第二NMOS开关管之间作为信号输出端。本实用新型不仅电路结构简单、面积小、速度快、线性度高等优点，可适用于高精度开关电容模数转换器，具有实用价值。
【专利说明】
_种底极板采样电路
技术领域
[0001]本实用新型是涉及一种采样电路，具体的，涉及一种底极板采样电路，属于电子电路领域。
【背景技术】
[0002]高精度模数转换器(ADC)在数字电视、图像处理和无线通信等方面都有着广泛的应用。高精度ADC要求采样保持电路(SHA)有足够的速度与精度，SHA是ADC的关键模块之一，它的性能制约着高精度ADC的整体性能。SHA电路中由于MOS开关管固有的电荷注入效应和时钟馈通效应，引起的误差将会随着信号输入幅度的变化而变化，这样就会造成SHA电路的非线性误差。为了有效的消除采样开关的电荷注入，利用电容的底极板采样，上极板保持电荷，并且在采样开关断开前，先隔断保持电荷与上极板的电荷通路，这种消除电荷注入与时钟馈通的方法称为底极板采样。现有采样电路存在线性度低等问题，不能满足日益增长的需求。
【实用新型内容】
[0003]针对现有技术存在的上述问题，本实用新型的目的是提供一种结构简单、高速度、高线性度的底极板采样电路。
[0004]为实现上述目的，本实用新型采用的技术方案如下:
[0005]—种底极板采样电路，包括采样电容、两个NMOS开关管以及一个时钟电路；
[0006]第一NMOS开关管的源极或漏极之一与所述采样电容的底极板相连接，另一端作为信号输入端，第一匪OS开关管的栅极与时钟电路输出的时钟信号一相连接，第二 NMOS开关管的源极或漏极之一与所述采样电容的上极板相连接，另一端接地，第二 NMOS开关管的栅极与时钟电路输出的时钟信号二相连接，所述采样电容的上极板与所述第二 NMOS开关管之间作为信号输出端。
[0007]作为一种实施方式，所述时钟电路由逻辑门电路与MOS管组成，所述时钟电路输出的时钟信号一相对于所述时钟电路输出的时钟信号二具有一定延时。
[0008]作为一种实施方式，所述第一匪OS开关管的源极与所述信号输入端相连接，所述第一匪OS开关管的漏极与所述采样电容的底极板相连接;或者，所述第一WOS开关管的源极与所述采样电容的底极板相连接，所述第一 NMOS开关管的漏极与所述信号输入端相连接。
[0009]作为一种实施方式，所述第二匪OS开关管的源极与所述采样电容的上极板相连接，所述第二匪OS开关管的漏极接地；或者，所述第二匪OS开关管的源极接地，所述第二NMOS开关管的漏极与所述采样电容的上极板相连接。
[0010]作为一种实施方式，所述底极板采样电路还包括运算放大器，所述运算放大器连接在所述信号输出端。
[0011 ]相较于现有技术，本实用新型的有益技术效果在于:
[0012]本实用新型提供的一种底极板采样电路，不仅电路结构简单、面积小、速度快、线性度高等优点，可适用于高精度开关电容模数转换器，具有实用价值。
【附图说明】
[0013]图1为本实用新型提供的一种底极板采样电路的结构示意图；
[0014]图2为本实用新型提供的时钟电路的结构示意图；
[0015]图3为本实用新型提供的时钟电路的输出波形图。
【具体实施方式】
[0016]以下结合附图对本实用新型的技术方案做进一步详细描述。
[0017]如图1所示:本实施例提供的一种底极板采样技术，包括采样电容Cs、时钟CKl、时钟CKla及两个NMOS开关管Ml、M2，所述采样电容与运算放大器的输入端X相连接，其中第一NMOS开关管串接在信号输入端与所述采样电容之间，第二NMOS开关管串接在运算放大器的输入端X与地之间，且所述第一匪OS开关管的栅极与所述时钟CKl相连接，所述第二匪OS开关管的栅极与所述时钟CKla相连接。
[0018]在本实用新型中，两个匪OS开关管的源极和漏极为串接在两个部件之间，两极的串接关系可互换，本实用新型对此不做限制。例如:
[0019]与所述信号输入端Vin相连接的可以为第一匪OS开关管SI的源极，也可以为第一NMOS开关管SI的漏极;与其相对应的是:与所述采样电容C相连接的为第一 NMOS开关管的漏极，或者是所述第一NMOS开关管的源极。即:
[0020]当所述第一匪OS开关管SI的源极与所述信号输入端Vin相连接，则所述第一NMOS开关管Ml的漏极与所述采样电容C相连接;或者，当所述第一NMOS开关管Ml的源极与所述采样电容C相连接，则所述第一 NMOS开关管Ml的漏极与所述信号输入端Vin相连接。
[0021]当所述第二匪OS开关管M2的源极与运算放大器的输入端X相连接，则所述第二NMOS开关管M2的漏极接地;或者，当所述第二NMOS开关管M2的源极接地，则所述第二NMOS开关管M2的漏极与运算放大器的输入端X相连接。
[0022]两个NMOS开关管的原理为:当匪OS开关管栅极接高电平I时，源极与漏极导通；当栅极接低电平O时，源极与漏极断开。
[0023]时钟产生电路如图2所示:图中一个PMOS管和两个串接NMOS管实现倒相功能。当CKin是上升沿时，A点电压由I跳变至ljO，A点的O电平使Pl马上导通，C跳变为I，D点电平和B点电平都较A点延时2个门，输出时钟CKl和CKla的上升沿是同步的；当CKin是下降沿时，A点电压由O跳变到I，这时必须靠延迟了2个门的B点的高电平才能使N3导通，C电位被下拉为0，所以，0点电平较A点延时了4个门，而B点电平较A点延时2个门。最终使输出时钟CKla的下降沿比CKl的下降沿提前了 2个门的时间。
[0024]所述的两个时钟可由时钟CKin经如图2所示的时钟产生电路产生，所述的时钟产生电路由若干个逻辑门电路和MOS管配合组成。时钟CKI与时钟CKIa的输出波形图如图3所不O
[0025]本实用新型的工作原理如下:
[0026]控制第一匪OS开关管Ml的时钟CKl的下降沿相对于CKla的下降沿有一定的延时。Vin是输入的采样信号，当时钟CKl、CKla为高时，信号电压通过开关管Ml传到采样电容Cs上，电容的上极板接地电位，电容Cs的底极板电压随着信号电压作相应的变化，这是采样功能。时钟CKla先跳变为低电平，第二匪OS开关管M2截止，电容上极板和地之间的通路被截断，电容两端的电压差值始终保持不变，实质上已经完成了保持功能。随着CKl变为低电平，第一NMOS开关管Ml关断，可以发现，在这个采样保持电路中，当Ml关断后，不管其沟道内有多少电荷注入到电容上，在输出X端的电压始终保持不变。在MOS工艺中，MOS管的上极板的寄生电容比底极板要小得多，因此选用电容的底极板作为采样极板，上极板作为电荷储存极板。
[0027]最后有必要在此指出的是:以上所述仅为本实用新型较佳的【具体实施方式】，但本实用新型的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本实用新型揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本实用新型的保护范围之内。
【主权项】
1.一种底极板采样电路，其特征在于:包括采样电容、两个NMOS开关管以及一个时钟电路； 第一 NMOS开关管的源极或漏极之一与所述采样电容的底极板相连接，另一端作为信号输入端，第一 NMOS开关管的栅极与时钟电路输出的时钟信号一相连接，第二匪OS开关管的源极或漏极之一与所述采样电容的上极板相连接，另一端接地，第二 NMOS开关管的栅极与时钟电路输出的时钟信号二相连接，所述采样电容的上极板与所述第二 NMOS开关管之间作为信号输出端。2.根据权利要求1所述的底极板采样电路，其特征在于:所述时钟电路由逻辑门电路与MOS管组成，所述时钟电路输出的时钟信号一相对于所述时钟电路输出的时钟信号二具有一定延时。3.根据权利要求1所述的底极板采样电路，其特征在于:所述第一NMOS开关管的源极与所述信号输入端相连接，所述第一匪OS开关管的漏极与所述采样电容的底极板相连接;或者，所述第一 NMOS开关管的源极与所述采样电容的底极板相连接，所述第一匪OS开关管的漏极与所述信号输入端相连接。4.根据权利要求1所述的底极板采样电路，其特征在于:所述第二NMOS开关管的源极与所述采样电容的上极板相连接，所述第二 NMOS开关管的漏极接地;或者，所述第二匪OS开关管的源极接地，所述第二 NMOS开关管的漏极与所述采样电容的上极板相连接。5.根据权利要求1所述的底极板采样电路，其特征在于:所述底极板采样电路还包括运算放大器，所述运算放大器连接在所述信号输出端。
【文档编号】H03M1/54GK205453667SQ201620249805
【公开日】2016年8月10日
【申请日】2016年3月29日
【发明人】邹睿
【申请人】上海工程技术大学