一种不需要环路滤波器的锁相环电路的制作方法
【专利摘要】本实用新型公开了一种不需要环路滤波器的锁相环电路，是在传统锁相环电路的基础上，去除了占用芯片面积较大的环路滤波器，增加了占用芯片面积较小的预分频电路和频率检测电路，从而产生了一种全新的锁相环结构。这种全新的锁相环电路利用预分频电路和频率检测电路形成的反馈环路补偿了系统的相位裕度，解决了由于去除环路滤波器带来的稳定性问题，实现了较小面积下芯片内部锁相环电路的完全集成。
【专利说明】
一种不需要环路滤波器的锁相环电路
技术领域
[0001]本实用新型涉及混合信号锁相环领域，具体的涉及一种不需要环路滤波器的锁相环电路。
【背景技术】
[0002]锁相环是模拟射频集成电路的重要模块，被广泛应用于现代通讯领域和各种存储器中，在系统中锁相环往往被用来产生时钟信号，随着集成电路技术的进步，芯片的集成化程度越来越高，对锁相环的各种性能的要求也越来越高，尤其是要求锁相环能完全集成在芯片内部而不需要任何外部器件的辅助。
[0003]传统的整数分频的锁相环一般由鉴频鉴相器、电荷栗、环路滤波器、压控振荡器和除法器构成，为了便于集成和降低噪声，三阶无源环路滤波器被广泛应用在现代锁相环的设计中，三阶环路滤波器由三个电容和两个电阻组成，设计简单，噪声可控，是传统锁相环设计中的首选。
[0004]对于传统的锁相环中所使用的无源三阶环路滤波器，其包含三个电容和两个电阻，一般是在芯片外部实现。芯片设计时引出两个管脚，在芯片外部的PCB板上实现三阶无源环路滤波器。这种设计主要是因为芯片内部集成电容需要较大的芯片面积，但是芯片生产成本昂贵，出于成本的考虑，芯片设计师会选择将占用较大面积的电容放置在芯片外部。
[0005]虽然传统的锁相环设计中将无源环路滤波器放置在芯片外部解决了成本问题，但是却带来了芯片性能的不稳定和芯片集成度不够的问题。由于传统锁相环设计中将无源滤波器外置在外部，需要芯片设计时额外预留环路滤波器的管脚，芯片管脚上的寄生电容和电感，PCB走线的寄生电容和电感都会叠加影响外置无源环路滤波器的性能参数。传统锁相环设计中将无源环路滤波器放置在芯片外部也会给硬件设计师带来不便，硬件设计师往往需要在PCB板上预留无源环路滤波器的焊盘，并且需要采购和调试片外无源环路滤波器，这都给系统设计带来了不便，增加了系统的不稳定因素。
【实用新型内容】
[0006]本实用新型的目的在于提供一种不需要环路滤波器的锁相环电路，以克服现有技术中存在的缺陷。
[0007]本实用新型的目的通过以下技术方案实现:
[0008]—种不需要环路滤波器的锁相环电路，包括一个鉴频鉴相器电路、一个电荷栗电路、一个双压控振荡器电路，一个预分频电路、一个频率检测电路和一个除法器电路；
[0009]鉴频鉴相器的输入端分别接晶振的输出端和除法器电路的输出端，鉴频鉴相器电路输出双端信号，分别控制电荷栗电路的上下两路的开关；
[0010]电荷栗电路是一种上下电路部分都带控制开关的实现电流注入和抽取功能的电路，其两个输入端分别接鉴频鉴相器的两个输出端，电荷栗电路的输出端接双压控振荡器的一个压控输入端；
[0011]双压控振荡器电路是一个三端口电路，包括两个输入端口和一个输出端口，一个压控输入端接电荷栗的输出端，另一个压控输入端接频率检测电路的输出端;双压控振荡器的输出端同时接到预分频电路和除法器电路的输入端；
[0012]预分频电路的输入端接双压控振荡器的输出端，经过内部的模拟电路后产生分频后的低速信号，预分频电路的输出端连接到频率检测电路的输入端；
[0013]频率检测电路的输入端连接预分频电路的输出端，将来自预分频电路的模拟信号转化成直流电压输出给双压控振荡器，频率检测电路的输出端连接双压控振荡器的一个压控输入立而;
[0014]除法器电路的输入端连接双压控振荡器的输出端，来自振荡器的高速模拟信号经过除法器内部的数字电路的分频处理后转为低频模拟信号输出给鉴频鉴相器，除法器的输出端连接鉴频鉴相器的一个输入端。
[0015]所述频率检测电路由第一PMOS管，第一NMOS管，采样开关、第一滤波电容Cx、第二滤波电容Cout和一个互不重叠控制信号产生单元电路组成，频率检测电路中，频率检测的电路输入端是连接到预分频电路输出端，输入端是第一 PMOS管的栅极，第一 PMOS管的漏极一方面接第一 NMOS管的漏极，另一方面接采样开关的输入端;第一 NMOS管的源极接地;频率检测电路的控制信号是由互不重叠控制信号产生单元电路产生的，分别是时钟信号CLKl和时钟信号CLK2;时钟信号CLKl控制采样开关，时钟信号CLK2控制第一 NMOS管的栅极，第一滤波电容Cx连接在采样开关的输入端与地之间，第二滤波电容Cout连接在采样开关的输出端与地之间，互不重叠控制信号产生单元电路的输入端连接输入信号Fin，输出端是时钟信号CLKl和时钟信号CLK2。
[0016]优选的，所述采样开关由第二PMOS管、第三PMOS管、第四PMOS管、第二NMOS管、第三匪OS管、第四NMOS管组成，输入信号端Fin连接到第二 PMOS管的漏极和第三匪OS管的漏极，第二 PMOS管和第三匪OS管的源极和漏极都分别连接在一起；第二匪OS管的源极连接第二PMOS管的源极，第二WOS管的漏极连接第三PMOS管的漏极，第三PMOS管的源极和漏极短接在一起;第二PMOS管、第二NMOS管、第三PMOS管的栅极都连接到时钟信号CLKl;第四PMOS管的源极连接第三匪OS管的源极，第四PMOS管的漏极连接第四NMOS管的漏极，第四WOS管的源极和漏极短接在一起；第三匪OS管、第四PMOS管、第四匪OS管的栅极都连接到时钟信号CLK1N;CLK1和CLKlN是互为反向的差分信号；第三PMOS管的源极和第四NMOS管的源极都连接到输出端Fout。
[0017]优选的，第二匪OS管和第四PMOS管45的尺寸相同，第二NMOS管和第四PMOS管的尺寸是第二 PMOS管、第三PMOS管、第三NMOS管、第四NMOS管的尺寸的两倍。
[0018]优选的，所述互不重叠控制信号产生单元电路由第一延迟单元、第二延迟单元、反相器，第一与门和第二与门组成，输入信号F in连接到第一延迟单元和第一与门的一个输入端，第一延迟单元的输出端连接到第一与门的另一个输入端并同时连接到反相器的输入端，第一与门的输出端输出时钟信号CLKl;反相器的输出端连接到第二与门的输入端和第二延迟单元的输入端，第二延迟单元的输出端连接到第二与门的另一个输入端，第二与门的输出端输出时钟信号CLK2。
[0019]优选的，所述预分频电路是由四级D触发器级联而成的，四级D触发器的级联实现了 4分频的功能，四级D触发器都是采用相同结构的高速模拟D触发器电路。
[0020]优选的，预分频电路由四个相同的D触发器组成，分别为第一D触发器、第二D触发器、第三D触发器、第四D触发器，第一 D触发器的D输入端连接第四D触发器的Q输出端，第一 D触发器的DN输入端连接第四D触发器的QN输出端，第二 D触发器的D输入端连接第一 D触发器的QN输出端，第二D触发器的DN输入端连接第一D触发器的Q输出端，第三D触发器的D输入端连接第二 D触发器的QN输出端，第三D触发器的DN输入端连接第二 D触发器的Q输出端，第四D触发器的D输入端连接第三D触发器的QN输出端，第四D触发器的DN输入端连接第三D触发器的Q输出端，第四D触发器的QN输出端同时连接输出端Vou t，第四D触发器的Q输出端同时连接输出端VNout，第一 D触发器、第三D触发器的输入端EN连接输入信号Vin，第二 D触发器、第四D触发器的输入端EN连接输入信号VNin。
[0021 ] 优选的，所述D触发器是由第五PMOS管、第六PMOS管、第五匪OS管、第六匪OS管、第七NMOS管组成，第五PMOS管、第六PMOS管的源极连接到电源VDD，第五PMOS管、第六PMOS管的栅极连接到外置偏置电压VB1，第五PMOS管的漏极连接到输出QN和第五NMOS管的漏极，第六PMOS管的漏极连接到输出Q和第六匪OS管的漏极，第五匪OS管的栅极连接到D输入，第六匪OS管的栅极连接到DN输入，第五NMOS管、第六匪OS管的源极同时连接到第七NMOS管的漏极，第七NMOS管的栅极连接到输入EN，第七NMOS管的源极连接到地。
[0022]优选的，所述双压控振荡器由第七PMOS管、第八PMOS管、电感、第一可变电容、第二可变电容、第三可变电容、第四可变电容、第八匪OS管、第九NMOS管、第十匪OS管组成，第七PMOS管、第八PMOS管的源极连接到电源VDD，第七PMOS管的栅极连接到输出端VN，第八PMOS管的栅极连接到输出端VP，第七PMOS管的漏极连接到输出端VP，第八PMOS管的漏极连接到输出端VN;电感的两端分别连接到输出端VP和输出端VN;第一可变电容的一端连接到输出端VP，另一端连接到电压输入端VTUNEI;第二可变电容的一端连接到输出端VN，另一端连接到电压输入端VTUNEI;第三可变电容的一端连接到输出端VP，另一端连接到电压输入端VTUNE2;第四可变电容的一端连接到输出端VN，另一端连接到电压输入端VTUNE2;第八NMOS管、第九NMOS管的源极连接第十NMOS管的漏极，第八NMOS管的栅极连接到输出端VN，漏极连接到输出端VP ；第九WOS管的栅极连接到输出端VP，漏极连接到输出端VN;第十NMOS管的栅极连接到外置偏置电压VBIAS，源极连接到地。
[0023]本实用新型的有益效果:本实用新型提出了一种不需要环路滤波器的锁相环电路;这种新型的锁相环电路相比于传统锁相环电路，省去了占用芯片面积较大的环路滤波器，增加了占用芯片面积很小的预分频电路和频率检测电路，并且将传统锁相环电路中使用的只有一个压控端口的单端压控振荡器改进成具有两个压控端口的双压控振荡器。
【附图说明】
[0024]图1是传统的锁相环电路整体结构框图。
[0025]图2是本实用新型的一种不需要环路滤波器的锁相环电路整体结构框图。
[0026]图3是本实用新型中频率检测电路的电路示意图。
[0027]图4是频率检测电路中采样开关的电路示意图。
[0028]图5是【具体实施方式】中互不重叠控制信号产生单元电路的示意图。
[0029]图6是本实用新型中预分频电路的电路示意图。
[0030]图7是本实用新型中双压控振荡器电路的电路示意图。
【具体实施方式】
[0031 ]以下结合具体实施例对本实用新型作进一步描述。
[0032]本实用新型所提出的一种不需要环路滤波器的锁相环电路，是在传统锁相环电路的基础上，去除了占用芯片面积较大的环路滤波器，增加了占用芯片面积较小的预分频电路和频率检测电路，从而产生了一种全新的锁相环结构。这种全新的锁相环电路利用预分频电路和频率检测电路形成的反馈环路补偿了系统的相位裕度，解决了由于去除环路滤波器带来的稳定性问题，实现了较小面积下芯片内部锁相环电路的完全集成。
[0033]结合图1，一种不需要环路滤波器的锁相环电路，包括一个鉴频鉴相器电路、一个电荷栗电路、一个双压控振荡器电路，一个预分频电路、一个频率检测电路和一个除法器电路；
[0034]鉴频鉴相器的输入端分别接晶振的输出端和除法器电路的输出端，鉴频鉴相器电路输出双端信号，分别控制电荷栗电路的上下两路的开关；
[0035]电荷栗电路是一种上下电路部分都带控制开关的实现电流注入和抽取功能的电路，其两个输入端分别接鉴频鉴相器的两个输出端，电荷栗电路的输出端接双压控振荡器的一个压控输入端；
[0036]双压控振荡器电路是一个三端口电路，包括两个输入端口和一个输出端口，一个压控输入端接电荷栗的输出端，另一个压控输入端接频率检测电路的输出端;双压控振荡器的输出端同时接到预分频电路和除法器电路的输入端；
[0037]预分频电路的输入端接双压控振荡器的输出端，经过内部的模拟电路后产生分频后的低速信号，预分频电路的输出端连接到频率检测电路的输入端；
[0038]频率检测电路的输入端连接预分频电路的输出端，将来自预分频电路的模拟信号转化成直流电压输出给双压控振荡器，频率检测电路的输出端连接双压控振荡器的一个压控输入立而;
[0039]除法器电路的输入端连接双压控振荡器的输出端，来自振荡器的高速模拟信号经过除法器内部的数字电路的分频处理后转为低频模拟信号输出给鉴频鉴相器，除法器的输出端连接鉴频鉴相器的一个输入端。
[0040]所述新型锁相环电路不包含环路滤波器，这是和传统锁相环的最大区别;所述新型锁相环电路中的电荷栗模块的输出端直接连接到双压控振荡器的一个输入端，由于寄生电容的存在，电荷栗注入或者抽取的电流可以直接在压控振荡器输入端引起电压变化，避免了使用环路滤波器。
[0041 ]结合图3，在优选的实施例中，所述频率检测电路由第一PMOS管(31)，第一匪OS管(32)，采样开关(34)、第一滤波电容Cx(33)、第二滤波电容Cout(35)和一个互不重叠控制信号产生单元电路组成，频率检测电路中，频率检测的电路输入端是连接到预分频电路输出端，输入端是第一 PMOS管(31)的栅极，第一 PMOS管(31)的漏极一方面接第一 NMOS管(32)的漏极，另一方面接采样开关(34)的输入端;第一 NMOS管(32)的源极接地;频率检测电路的控制信号是由互不重叠控制信号产生单元电路产生的，分别是时钟信号CLKl和时钟信号CLK2;时钟信号CLKl控制采样开关(34)，时钟信号CLK2控制第一NMOS管(32)的栅极，第一滤波电容Cx(33)连接在采样开关(34)的输入端与地之间，第二滤波电容Cout(35)连接在采样开关(34)的输出端与地之间，互不重叠控制信号产生单元电路的输入端连接输入信号Fin，输出端是时钟信号CLKl和时钟信号CLK2。
[0042]所述新型锁相环电路包含一个频率检测电路，频率检测电路的输入端连接预分频电路的输出端，频率检测电路可以将来自预分频电路的较低频率的模拟信号转为直流电压去控制双压控振荡器，频率检测电路的输出端连接双压控振荡器的输入端。
[0043]在更优的实施例中，所述采样开关(34)由第二PMOS管(41)、第三PMOS管(43)、第四PMOS管(45)、第二NMOS管(42)、第三NMOS管(44)、第四NMOS管(46)组成，输入信号端Fin连接到第二 PMOS管(41)的漏极和第三NMOS管(44)的漏极，第二 PMOS管(41)和第三NMOS管(44)的源极和漏极都分别连接在一起;第二匪OS管(42)的源极连接第二 PMOS管(41)的源极，第二匪OS管(42)的漏极连接第三PMOS管(43)的漏极，第三PMOS管(43)的源极和漏极短接在一起;第二 PMOS管(41)、第二 NMOS管(42)、第三PMOS管(43)的栅极都连接到时钟信号CLKH四PMOS管(45)的源极连接第三NMOS管(44)的源极，第四PMOS管(45)的漏极连接第四NMOS管(46)的漏极，第四匪OS管(46)的源极和漏极短接在一起；第三匪OS管(44)、第四PMOS管(45)、第四匪OS管(46)的栅极都连接到时钟信号CLK1N;CLK1和CLKlN是互为反向的差分信号;第三PMOS管(43)的源极和第四NMOS管(46)的源极都连接到输出端Fout。
[0044]这种采样开关由PMOS管和NMOS管并联构成，在PMOS开关管的源极和漏极分别连接一个可以存储电荷的NMOS管，存储电荷的NMOS管源极和漏极短接在一起，存储电荷的NMOS管尺寸是开关PMOS管的一半；同理NMOS开关管的源极和漏极分别连接一个可以存储电荷的PMOS管，存储电荷的PMOS管源极和漏极短接在一起，存储电荷的PMOS管尺寸是开关匪OS管的一半。
[0045]结合图4，在更优的实施例中，第二匪OS管(42)和第四PMOS管(45)的尺寸相同，第二NMOS管(42)和第四PMOS管(45)的尺寸是第二PMOS管(41)、第三PMOS管(43)、第三NMOS管(44)、第四NMOS管(46)的尺寸的两倍。
[0046]结合图5，在更优的实施例中，所述互不重叠控制信号产生单元电路由第一延迟单元(51)、第二延迟单元(54)、反相器(53)，第一与门(52)和第二与门(55)组成，输入信号Fin连接到第一延迟单元(51)和第一与门(52)的一个输入端，第一延迟单元(51)的输出端连接到第一与门(52)的另一个输入端并同时连接到反相器(53)的输入端，第一与门(52)的输出端输出时钟信号CLKl;反相器(53)的输出端连接到第二与门(55)的输入端和第二延迟单元(54)的输入端，第二延迟单元(54)的输出端连接到第二与门(55)的另一个输入端，第二与门(55)的输出端输出时钟信号CLK2。
[0047]这组互不重叠的时钟信号作为开关控制信号来控制频率检测电路的信号采样和保持。
[0048]结合图6，所述预分频电路是由四级D触发器级联而成的，四级D触发器的级联实现了 4分频的功能，四级D触发器都是采用相同结构的高速模拟D触发器电路。
[0049]预分频电路的输入端连接双压控振荡器的输出端，预分频电路对来自双压控振荡器的高速模拟信号进行4分频操作，将双压控振荡器产生的高速模拟信号的频率降低为原来的四分之一再输出给频率检测电路。
[0050]更优的实施例中，预分频电路由四个相同的D触发器组成，分别为第一D触发器(61)、第二D触发器(62)、第三D触发器(63)、第四D触发器(64)，第一D触发器(61)的D输入端连接第四D触发器(64)的Q输出端，第一 D触发器(61)的DN输入端连接第四D触发器(64)的QN输出端，第二 D触发器(62)的D输入端连接第一 D触发器(61)的QN输出端，第二 D触发器(62)的DN输入端连接第一 D触发器(61)的Q输出端，第三D触发器(63)的D输入端连接第二 D触发器(6 2)的QN输出端，第三D触发器(63)的DN输入端连接第二 D触发器(6 2)的Q输出端，第四D触发器(64)的D输入端连接第三D触发器(63)的QN输出端，第四D触发器(64)的DN输入端连接第三D触发器(63)的Q输出端，第四D触发器(64)的QN输出端同时连接输出端Vout，第四D触发器(64)的Q输出端同时连接输出端VNout，第一 D触发器(61)、第三D触发器(63)的输入端EN连接输入信号Vin，第二D触发器(62)、第四D触发器(64)的输入端EN连接输入信号VNin0
[0051 ] 更优的实施例中，所述D触发器是由第五PMOS管(65)、第六PMOS管(66)、第五匪OS管(67)、第六NMOS管(68)、第七NMOS管(69)组成，第五PMOS管(65)、第六PMOS管(66)的源极连接到电源VDD，第五PMOS管(65)、第六PMOS管(66)的栅极连接到外置偏置电压VBl，第五PMOS管(65)的漏极连接到输出QN和第五NMOS管(67)的漏极，第六PMOS管(66)的漏极连接到输出Q和第六NMOS管(68)的漏极，第五NMOS管(67)的栅极连接到D输入，第六NMOS管(68)的栅极连接到DN输入，第五匪OS管(67)、第六NMOS管(68)的源极同时连接到第七匪OS管(69)的漏极，第七NMOS管(69)的栅极连接到输入EN，第七NMOS管(69)的源极连接到地。
[0052]结合图7，更优的实施例中，所述双压控振荡器由第七PMOS管(70)、第八PMOS管
(71)、电感(72)、第一可变电容(73)、第二可变电容(74)、第三可变电容(75)、第四可变电容(76)、第八NMOS管(77)、第九NMOS管(78)、第十NMOS管(79)组成，第七PMOS管(70)、第八PMOS管(71)的源极连接到电源VDD，第七PMOS管(70)的栅极连接到输出端VN，第八PMOS管(71)的栅极连接到输出端VP，第七PMOS管(70)的漏极连接到输出端VP，第八PMOS管(71)的漏极连接到输出端VN;电感(72)的两端分别连接到输出端VP和输出端VN;第一可变电容(73)的一端连接到输出端VP，另一端连接到电压输入端VTUNE I;第二可变电容(74)的一端连接到输出端VN，另一端连接到电压输入端VTUNEI;第三可变电容(75)的一端连接到输出端VP，另一端连接到电压输入端VTUNE2;第四可变电容(76)的一端连接到输出端VN，另一端连接到电压输入端VTUNE2;第八NMOS管(77)、第九NMOS管(78)的源极连接第十NMOS管(79)的漏极，第八匪OS管(77)的栅极连接到输出端VN，漏极连接到输出端VP;第九匪OS管(78)的栅极连接到输出端VP，漏极连接到输出端VN;第十匪OS管(79)的栅极连接到外置偏置电压VBI AS，源极连接到地。
[0053]相对比传统的压控振荡器，双压控振荡器多了一个压控端口，即双压控振荡器是有两个压控端口作为输入端，双压控振荡器的输入端同时连接预分频电路和除法器电路的输入端。
[0054]以上实施例仅用于说明本实用新型的技术方案，而非对本实用新型保护范围的限制，尽管参照较佳实施例对本实用新型作了详细地说明，本领域的普通技术人员应当理解，可以对本实用新型的技术方案进行修改或等同替换，而不脱离本实用新型技术方案的实质和范围。
【主权项】
1.一种不需要环路滤波器的锁相环电路，其特征在于:包括一个鉴频鉴相器电路、一个电荷栗电路、一个双压控振荡器电路，一个预分频电路、一个频率检测电路和一个除法器电路； 鉴频鉴相器的输入端分别接晶振的输出端和除法器电路的输出端，鉴频鉴相器电路输出双端信号，分别控制电荷栗电路的上下两路的开关； 电荷栗电路是一种上下电路部分都带控制开关的实现电流注入和抽取功能的电路，其两个输入端分别接鉴频鉴相器的两个输出端，电荷栗电路的输出端接双压控振荡器的一个压控输入端； 双压控振荡器电路是一个三端口电路，包括两个输入端口和一个输出端口，一个压控输入端接电荷栗的输出端，另一个压控输入端接频率检测电路的输出端;双压控振荡器的输出端同时接到预分频电路和除法器电路的输入端； 预分频电路的输入端接双压控振荡器的输出端，经过内部的模拟电路后产生分频后的低速信号，预分频电路的输出端连接到频率检测电路的输入端； 频率检测电路的输入端连接预分频电路的输出端，将来自预分频电路的模拟信号转化成直流电压输出给双压控振荡器，频率检测电路的输出端连接双压控振荡器的一个压控输入端； 除法器电路的输入端连接双压控振荡器的输出端，来自振荡器的高速模拟信号经过除法器内部的数字电路的分频处理后转为低频模拟信号输出给鉴频鉴相器，除法器的输出端连接鉴频鉴相器的一个输入端。2.根据权利要求1所述的一种不需要环路滤波器的锁相环电路，其特征是所述频率检测电路由第一 PMOS管(31)，第一匪OS管(32)，采样开关(34)、第一滤波电容Cx( 33)、第二滤波电容Cout(35)和一个互不重叠控制信号产生单元电路组成，频率检测电路中，频率检测的电路输入端是连接到预分频电路输出端，输入端是第一 PMOS管(31)的栅极，第一 PMOS管(31)的漏极一方面接第一 NMOS管(32)的漏极，另一方面接采样开关(34)的输入端；第一NMOS管(32)的源极接地;频率检测电路的控制信号是由互不重叠控制信号产生单元电路产生的，分别是时钟信号CLKl和时钟信号CLK2;时钟信号CLKl控制采样开关(34)，时钟信号CLK2控制第一 NMOS管(32)的栅极，第一滤波电容Cx (33)连接在采样开关(34)的输入端与地之间，第二滤波电容Cout(35)连接在采样开关(34)的输出端与地之间，互不重叠控制信号产生单元电路的输入端连接输入信号Fin，输出端是时钟信号CLKl和时钟信号CLK2。3.据权利要求2所述的一种不需要环路滤波器的锁相环电路，其特征是所述采样开关(34)由第二PMOS管(41)、第三PMOS管(43)、第四PMOS管(45)、第二NMOS管(42)、第三NMOS 管(44)、第四匪OS管(46)组成，输入信号端Fin连接到第二PMOS管(41)的漏极和第三匪OS管(44)的漏极，第二PMOS管(41)和第三NMOS管(44)的源极和漏极都分别连接在一起；第二匪OS管(42)的源极连接第二 PMOS管(41)的源极，第二匪OS管(42)的漏极连接第三PMOS管(43)的漏极，第三PMOS管(43)的源极和漏极短接在一起；第二PMOS管(41)、第二匪OS管(42)、第三PMOS管(43)的栅极都连接到时钟信号CLKl;第四PMOS管(45)的源极连接第三WOS管(44)的源极，第四PMOS管(45)的漏极连接第四WOS管(46)的漏极，第四NMOS管(46)的源极和漏极短接在一起;第三NMOS管(44)、第四PMOS管(45)、第四NMOS管(46)的栅极都连接到时钟信号CLK1N;CLK1和CLKlN是互为反向的差分信号;第三PMOS管(43)的源极和第四NMOS管(46)的源极都连接到输出端Fout。4.根据权利要求3所述的一种不需要环路滤波器的锁相环电路，其特征是第二匪OS管(42)和第四PMOS管(45)的尺寸相同，第二NMOS管(42)和第四PMOS管(45)的尺寸是第二PMOS管(41)、第三PMOS管(43)、第三NMOS管(44)、第四NMOS管(46)的尺寸的两倍。5.根据权利要求2所述的一种不需要环路滤波器的锁相环电路，其特征是所述互不重叠控制信号产生单元电路由第一延迟单元(51)、第二延迟单元(54)、反相器(53)，第一与门(52)和第二与门(55)组成，输入信号Fin连接到第一延迟单元(51)和第一与门(52)的一个输入端，第一延迟单元(51)的输出端连接到第一与门(52)的另一个输入端并同时连接到反相器(53)的输入端，第一与门(52)的输出端输出时钟信号CLKl ；反相器(53)的输出端连接到第二与门(55)的输入端和第二延迟单元(54)的输入端，第二延迟单元(54)的输出端连接到第二与门(55)的另一个输入端，第二与门(55)的输出端输出时钟信号CLK2。6.根据权利要求1所述的一种不需要环路滤波器的锁相环电路，其特征是所述预分频电路是由四级D触发器级联而成的，四级D触发器的级联实现了4分频的功能，四级D触发器都是采用相同结构的高速模拟D触发器电路。7.根据权利要求6所述的一种不需要环路滤波器的锁相环电路，其特征是预分频电路由四个相同的D触发器组成，分别为第一D触发器(61)、第二D触发器(62)、第三D触发器(63)、第四D触发器(64)，第一 D触发器(61)的D输入端连接第四D触发器(64)的Q输出端，第一 D触发器(61)的DN输入端连接第四D触发器(64)的QN输出端，第二 D触发器(62)的D输入端连接第一 D触发器(61)的QN输出端，第二 D触发器(62)的DN输入端连接第一 D触发器(61)的Q输出端，第三D触发器(63)的D输入端连接第二 D触发器(62)的QN输出端，第三D触发器(63)的DN输入端连接第二 D触发器(62)的Q输出端，第四D触发器(64)的D输入端连接第三D触发器(63)的QN输出端，第四D触发器(64)的DN输入端连接第三D触发器(63)的Q输出端，第四D触发器(64)的QN输出端同时连接输出端Vout，第四D触发器(64)的Q输出端同时连接输出端VNout，第一D触发器(61)、第三D触发器(63)的输入端EN连接输入信号Vin，第二D触发器(62)、第四D触发器(64)的输入端EN连接输入信号VNin。8.根据权利要求7所述的一种不需要环路滤波器的锁相环电路，其特征是所述D触发器是由第五PMOS管(65)、第六PMOS管(66)、第五匪OS管(67)、第六匪OS管(68)、第七匪OS管(69)组成，第五PMOS管(65)、第六PMOS管(66)的源极连接到电源VDD，第五PMOS管(65)、第六PMOS管(66)的栅极连接到外置偏置电压VBl，第五PMOS管(65)的漏极连接到输出QN和第五匪OS管(67)的漏极，第六PMOS管(66)的漏极连接到输出Q和第六匪OS管(68)的漏极，第五匪OS管(67)的栅极连接到D输入，第六匪OS管(68)的栅极连接到DN输入，第五NMOS管(67)、第六NMOS管(68)的源极同时连接到第七NMOS管(69)的漏极，第七匪OS管(69)的栅极连接到输入EN，第七NMOS管(69)的源极连接到地。9.根据权利要求1所述的一种不需要环路滤波器的锁相环电路，其特征是所述双压控振荡器由第七PMOS管(70)、第八PMOS管(71)、电感(72)、第一可变电容(73)、第二可变电容(74)、第三可变电容(75)、第四可变电容(76)、第八NMOS管(77)、第九NMOS管(78)、第十NMOS管(79)组成，第七PMOS管(70)、第八PMOS管(71)的源极连接到电源VDD，第七PMOS管(70)的栅极连接到输出端VN，第八PMOS管(71)的栅极连接到输出端VP，第七PMOS管(70)的漏极连接到输出端VP，第八PMOS管(71)的漏极连接到输出端VN;电感(72)的两端分别连接到输出端VP和输出端VN;第一可变电容(73)的一端连接到输出端VP，另一端连接到电压输入端VTUNEI;第二可变电容(74)的一端连接到输出端VN，另一端连接到电压输入端VTUNEI;第三可变电容(75)的一端连接到输出端VP，另一端连接到电压输入端VTUNE2 ;第四可变电容(76)的一端连接到输出端VN，另一端连接到电压输入端VTUNE2;第八NMOS管(77)、第九NMOS管(78)的源极连接第十匪OS管(79)的漏极，第八NMOS管(77)的栅极连接到输出端VN，漏极连接到输出端VP;第九NMOS管(78)的栅极连接到输出端VP，漏极连接到输出端VN;第十NMOS管(79)的栅极连接到外置偏置电压VBIAS，源极连接到地。
【文档编号】H03L7/08GK205566265SQ201620281116
【公开日】2016年9月7日
【申请日】2016年4月6日
【发明人】吕爱俊, 沈剑均
【申请人】江苏星宇芯联电子科技有限公司