一种基于fpga的新型全数字串/并转换系统的制作方法
【专利摘要】本实用新型公开了一种基于FPGA的新型全数字串/并转换系统，由时钟产生单元、数据抽样延迟线、数据恢复状态机和输出弹性缓冲器组成，所述数据抽样延迟线每个通道的输入数据利用8抽头的延迟线进行异步抽样，所述数据恢复状态机通过边沿检测机从数据抽样延迟线中选择有效抽样，并根据延时线的位置指示信号通过两个8∶1选择器选择上升沿采样和下降沿采样，再传递给输出弹性缓冲器，所述输出弹性缓冲器把1bit622Mb/s的数据串化为5bit/124.4MHz或8bit/77MHz的数并输出，所述时钟产生单元用于驱动数据恢复状态机，采用异步数据捕获技术，它不使用DCM就可以实现数据恢复，而且能获得更高的速度和性能，具有比较高的噪声容限和比较低的功率损耗，也易于用FPGA对其进行实现。
【专利说明】
一种基于FPGA的新型全数字串/并转换系统
技术领域
[0001]本实用新型涉及时钟数据恢复技术领域，具体为一种基于FPGA的新型全数字串/并转换系统。
【背景技术】
[0002]在高速源同步应用中，时钟数据恢复是基本的方法。最普遍的时钟恢复方法是利用数字时钟模块(DCM)产生的多相位时钟对输入的数据进行过采样。但是由于DCM的固有抖动，在频率很高时，利用DCM作为一种数据恢复的方法并不一定合适。DCM的这种附加抖动会引起数据有效窗口的相应减小，这样就会限制高速电路的性能。常用的串行I/O技术需要时钟数据恢复(CDR)技术，而CDR技术需要模拟的PLL，其局限性是低噪声容限、高功率损耗及严格的PCB布局布线要求。基于对上述缺点的考虑，本文介绍了一种异步数据捕获技术，它不使用DCM就可以实现数据恢复，所以能获得更高的速度和性能。
【实用新型内容】
[0003]针对以上问题，本实用新型提供了一种基于FPGA的新型全数字串/并转换系统，采用异步数据捕获技术，它不使用DCM就可以实现数据恢复，而且能获得更高的速度和性能，可以有效解决【背景技术】中的问题。
[0004]为实现上述目的，本实用新型提供如下技术方案:一种基于FPGA的新型全数字串/并转换系统，由时钟产生单元、数据抽样延迟线、数据恢复状态机和输出弹性缓冲器组成，所述数据抽样延迟线每个通道的输入数据利用8抽头的延迟线进行异步抽样，所述数据恢复状态机通过边沿检测机从数据抽样延迟线中选择有效抽样，并根据延时线的位置指示信号通过两个8: I选择器选择上升沿采样和下降沿采样，再传递给输出弹性缓冲器，所述输出弹性缓冲器把lbit622Mb/s的数据串化为5bit/124.4MHz或8bit/77MHz的数并输出，所述时钟产生单元用于驱动数据恢复状态机。
[0005]作为本实用新型一种优选的技术方案，所述时钟产生单元是对320MHz时钟进行5分频得到的64MHz时钟，作为串并转换和并串转换并的行数据的读写时钟。
[0006]作为本实用新型一种优选的技术方案，每个通道对上升沿抽头延迟线和下降沿抽头延迟线的8个抽样并通过边沿检测机进行异或运算以得到每个通道各自的边沿检测抽样。
[0007]与现有技术相比，本实用新型的有益效果是:采用异步数据捕获技术，它不使用DCM就可以实现数据恢复，而且能获得更高的速度和性能，具有比较高的噪声容限和比较低的功率损耗，也易于用FPGA对其进行实现，同时也可相对容易地完成产品升级。
【附图说明】
[0008]图1为本实用新型结构不意图；
[0009]图2为本实用新型数据抽样延迟线的构成图。
[0010]图中:1-时钟产生单元;2-数据抽样延迟线；3-数据恢复状态机;4-输出弹性缓冲器;5-8:1选择器。
【具体实施方式】
[0011]下面将结合本实用新型实施例中的附图，对本实用新型实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本实用新型一部分实施例，而不是全部的实施例。基于本实用新型中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本实用新型保护的范围。
[0012]实施例:
[0013]请参阅图1和图2，本实用新型提供一种技术方案:一种基于FPGA的新型全数字串/并转换系统，由时钟产生单元、数据抽样延迟线、数据恢复状态机和输出弹性缓冲器组成，所述数据抽样延迟线每个通道的输入数据利用8抽头的延迟线进行异步抽样，所述数据恢复状态机通过边沿检测机从数据抽样延迟线中选择有效抽样，并根据延时线的位置指示信号通过两个8: I选择器选择上升沿采样和下降沿采样，再传递给输出弹性缓冲器，所述输出弹性缓冲器把lbit622Mb/s的数据串化为5bit/124.4MHz或8bit/77MHz的数并输出，所述时钟产生单元用于驱动数据恢复状态机。
[0014]在上述实施例上优选，所述时钟产生单元是对320MHz时钟进行5分频得到的64MHz时钟，作为串并转换和并串转换并的行数据的读写时钟。
[0015]在上述实施例上优选，每个通道对上升沿抽头延迟线和下降沿抽头延迟线的8个抽样并通过边沿检测机进行异或运算以得到每个通道各自的边沿检测抽样。
[0016]基于上述，本实用新型采用异步数据捕获技术，它不使用DCM就可以实现数据恢复，而且能获得更高的速度和性能，具有比较高的噪声容限和比较低的功率损耗，也易于用FPGA对其进行实现，同时也可相对容易地完成产品升级。
[0017]以上所述仅为本实用新型的较佳实施例而已，并不用以限制本实用新型，凡在本实用新型的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本实用新型的保护范围之内。
【主权项】
1.一种基于FPGA的新型全数字串/并转换系统，其特征在于，由时钟产生单元、数据抽样延迟线、数据恢复状态机和输出弹性缓冲器组成，所述数据抽样延迟线每个通道的输入数据利用8抽头的延迟线进行异步抽样，所述数据恢复状态机通过边沿检测机从数据抽样延迟线中选择有效抽样，并根据延时线的位置指示信号通过两个8:1选择器选择上升沿采样和下降沿采样，再传递给输出弹性缓冲器，所述输出弹性缓冲器把lbit622Mb/s的数据串化为5bit/124.4MHz或8bit/77MHz的数并输出，所述时钟产生单元用于驱动数据恢复状态机。2.根据权利要求1所述的一种基于FPGA的新型全数字串/并转换系统，其特征在于:所述时钟产生单元是对320MHz时钟进行5分频得到的64MHz时钟，作为串并转换和并串转换并的行数据的读写时钟。3.根据权利要求1所述的一种基于FPGA的新型全数字串/并转换系统，其特征在于:每个通道对上升沿抽头延迟线和下降沿抽头延迟线的8个抽样并通过边沿检测机进行异或运算以得到每个通道各自的边沿检测抽样。
【文档编号】H03M9/00GK205584179SQ201620333068
【公开日】2016年9月14日
【申请日】2016年4月15日
【发明人】段克涛
【申请人】武汉智明力强光电系统有限公司