电流导引电路和数模转换器的制造方法
【专利摘要】本申请公开了电流导引电路和数模转换器。在一个例子中，电流导引电路包括响应于第一栅极偏置电压的输出晶体管对。电流导引电路进一步包括第一开关和第二开关，第一开关包括耦接到所述输出晶体管对并且响应于第一差分栅极电压的第一源极耦合晶体管对，第二开关包括耦接到所述输出晶体管对并且响应于第二差分栅极电压的第二源极耦合晶体管对。电流导引电路进一步包括被配置为供给偏置电流的电流源。电流导引电路进一步包括第三开关，第三开关包括第三源极耦合晶体管对，所述第三源极耦合晶体管对耦接在所述电流源和所述第一开关及所述第二开关中的每一个开关之间，所述第三源极耦合晶体管对响应于第三差分栅极电压。
【专利说明】
电流导引电路和数模转换器
技术领域
[0001]本公开的例子大体涉及电子电路，具体而言，涉及一种用于数模转换器(DAC)的时钟驱动的电流导引电路。
【背景技术】
[0002]数模转换是将数字(二进制)码转换为连续范围的模拟信号电平的过程。采用数模转换器(DAC)，可将数字码转换为模拟电压、模拟电流，或模拟电荷信号。N比特DAC为2N个数字码中的每个数字码提供离散的模拟输出电平。DAC可以是单极性的或双极性的。对于单极性的情况，当数字输入码为000..00时，模拟输出为O，而当数字输入码为111..11时，模拟输出为满量程。对于双极性的情况，当数字输入码为100..00时，模拟输出位于满量程的中间点。DAC可具有并行或串行架构。三种流行的并行DAC架构包括电阻串、比例电流源和电容阵列架构。电流配比DAC(也被称为电流导引(current steering)DAC)包括大量的开关电流源。通常来说，在驱动开关电流源之前，数据被锁存在锁存电路中且被驱动电路缓冲。由于DAC可包括大量的电流源，因此，为了节省资源(例如，功率、面积等)，对开关电流源的架构和驱动该开关电流源的电路进行优化是很重要的。
【实用新型内容】
[0003]描述了用于提供一种用于数模转换器(DAC)的时钟驱动的电流导引电路的技术。在一个例子中，电流导引电路包括响应于第一栅极偏置电压的输出晶体管对。电流导引电路进一步包括第一开关和第二开关，第一开关包括耦接到所述输出晶体管对并且响应于第一差分栅极电压的第一源极耦合晶体管对，第二开关包括耦接到所述输出晶体管对并且响应于第二差分栅极电压的第二源极耦合晶体管对。电流导引电路进一步包括被配置为供给偏置电流的电流源。电流导引电路进一步包括第三开关，第三开关包括第三源极耦合晶体管对，所述第三源极耦合晶体管对耦接在所述电流源和所述第一开关与所述第二开关中的每一个开关之间，所述第三源极耦合晶体管对响应于第三差分栅极电压。
[0004]在一个实施例中，所述第一差分栅极电压包括差分数据信号的第一相位，所述第二差分栅极电压包括所述差分数据信号的第二相位，所述第三差分栅极电压包括差分时钟信号。
[0005]在一个实施例中，所述差分数据信号的每一端包括在两种电压状态之间交替变化的数字信号。
[0006]在一个实施例中，所述电流源包括第一电流源晶体管，其与第二电流源晶体管级联耦接，所述第一电流源晶体管响应于第二栅极偏置电压，而所述第二电流源晶体管响应于第三栅极偏置电压。
[0007]在一个实施例中，所述输出晶体管对、所述第一开关、所述第二开关和所述第三开关中的每一个中的晶体管包括n型沟道金属氧化物场效应晶体管。
[0008]在一个实施例中，所述输出晶体管对、所述第一开关、所述第二开关和所述第三开关中的每一个中的晶体管包括P型沟道金属氧化物场效应晶体管。
[0009]在一个实施例中，所述第一栅极偏置电压被配置为基于耦接到所述输出晶体管对的负载电路来使所述输出晶体管对中的每个晶体管被维持在饱和模式。
[0010]还提供了一种数模转换器，包括:译码器，其被配置为响应二进制输入码输出差分数据信号；以及电流导引网络，其耦接到所述译码器并且被配置为提供差分输出电流，所述差分输出电流由多个电流导引电路的差分输出供给，所述多个电流导引电路中的每一个包括:输出晶体管对，其响应于第一栅极偏置电压，并且被配置为提供对应的差分输出；第一开关，其包括第一源极耦合晶体管对，所述第一源极耦合晶体管对耦接到所述输出晶体管对并且响应于第一差分栅极电压;第二开关，其包括第二源极耦合晶体管对，所述第二源极耦合晶体管对耦接到所述输出晶体管对并且响应于第二差分栅极电压；电流源，被配置为供给偏置电流；以及第三开关，其包括第三源极耦合晶体管对，所述第三源极耦合晶体管对耦接在所述电流源和所述第一开关与所述第二开关中的每一个开关之间，所述第三源极耦合晶体管对响应于第三差分栅极电压。
[0011]在一个实施例中，对于所述多个电流导引电路中的每一个电流导引电路，所述第一差分栅极电压包括多个差分数据信号中的一个差分数据信号的第一相位，所述第二差分栅极电压包括多个差分数据信号中的一个差分数据信号的第二相位，而所述第三差分栅极电压包括差分时钟信号。
[0012]在一个实施例中，所述差分数据信号的每一端包括在两种电压状态之间交替变化的数字信号。
[0013]在一个实施例中，所述多个电流导引电路中的每一个电流导引电路中的电流源包括:第一电流源晶体管，其与第二电流源晶体管级联耦接，所述第一电流源晶体管响应于第二栅极偏置电压，而所述第二电流源晶体管响应于第三栅极偏置电压。
[0014]在一个实施例中，所述多个电流导引电路中的每一个电流导引电路中的输出晶体管对、第一开关、第二开关和第三开关中的每一个的晶体管包括η型沟道金属氧化物场效应晶体管。
[0015]在一个实施例中，所述多个电流导引电路中的每一个电流导引电路中的输出晶体管对、第一开关、第二开关和第三开关中的每一个的晶体管包括P型沟道金属氧化物场效应晶体管。
[0016]在一个实施例中，对于所述多个电流导引电路中的每一个电流导引电路，所述第一栅极偏置电压被配置为，基于耦接到所述输出晶体管对的负载电路来使所述输出晶体管对中的每个晶体管被维持在饱和模式。
[0017]在一个实施例中，进一步包括耦接到电流导引网络的负载电路。
[0018]这些方面和其他方面可以参考下述详细描述得以理解。
【附图说明】
[0019]为了使上述列举的特征可以被具体地理解，通过参考示例性实施方式，给出了上面简要阐述技术方案的更具体的描述，其中一些实施方式在附图中示出。需要指出的是，附图仅示出了典型的示例性实施方式，因此不应当被认为是对保护范围的限制。
[0020]图1为描述数模转换器(DAC)的例子的框图；
[0021]图2为描述可用于DAC中的时钟驱动的电流导引网络的例子的框图；
[0022]图3为描述图2的时钟驱动的电流导引网络中的电流导引电路的例子的框图；
[0023]图4A为描述图3所示的电流导引电路的更加详细的例子的电路图；
[0024]图4B为描述图3所不的电流导引电路的另一个例子的电路图；
[0025]图5为描述数模转换方法的例子的流程图；
[0026]图6示出了一种FPGA的示例性架构，该FPGA具有包括电流导弓丨电路的DAC。
[0027]为便于理解，在可能的地方，相同的参考标记被用于标识附图中相同的元素。可以设想，可以将一个例子中的元素有利地并入到其他的例子中。
【具体实施方式】
[0028]下文将通过参考附图来描述各种特性。应当指出的是，这些附图可按比例绘制亦可不按比例绘制，并且在所有的附图中，类似结构或功能的元素将通过类似的参考标记来表示。应当指出的是，这些附图仅旨在便于对这些特性进行描述。它们不旨在作为所请求保护的实用新型的详尽描述或作为对所请求保护的实用新型的范围的限制。另外，所示出的实施例不需要具有所示出的所有方面或优点。与特定实施例共同描述的一个方面或优点不一定构成对该实施例的限制，并且可以在任何其他实施例中实施，即使没有这样阐述或者没有这样明确地描述。
[0029]描述了用于提供一种用于数模转换器(DAC)的时钟驱动的电流导引电路的技术。该时钟驱动的(clocked)电流导引电路包括时钟开关，该时钟开关基于差分时钟进行切换。该时钟开关包括源极耦合晶体管对，该源极耦合晶体管对耦接在电流源和一对数据开关的每个数据开关之间。该差分时钟信号驱动时钟开关的栅极以交替地向第一数据开关或第二数据开关导引(steering)电流。第一数据开关基于来自第一数据通路(称为数据通路A)的差分数据信号进行切换，而第二数据开关基于来自第二数据通路(称为数据通路B)的差分数据信号进行切换。差分数据信号由控制码得到，其中该控制码是响应于待转换为模拟输出电流的输入二进制数据生成的。第一和第二数字开关的每一个数字开关包括源极耦合晶体管对，该源极耦合晶体管对耦接在时钟开关和差分输出之间。当第一数据开关被时钟开关选中时，第一数字开关基于第一数据通路上的差分数字信号向差分输出的正端或负端导引电流。类似地，当第二数据开关被时钟开关选中时，第二数字开关基于第二数据通路上的差分数字信号向差分输出的正端或负端导引电流。在差分输出处，输出晶体管对可以与第一和第二数据输出开关中的源极耦合晶体管对级联耦接。
[0030]多个时钟驱动的电流导引电路可被合并，以形成用于DAC的时钟驱动的电流导引网络。时钟驱动的电流导引网络可被用于具有各种架构的DAC中，这些架构包括二进制加权架构、一元架构或分段架构。网络中的时钟驱动的电流导引电路均将时钟包括在该电路中，避免了在数据信号输入和数据开关之间设置从属锁存器和驱动器的需求。通过去掉用于每个时钟驱动的电流导引电路的从属锁存器和驱动器，与传统的电流导引架构相比，时钟驱动的电流导引网络具有降低的功耗和减小的面积。进一步地，时钟驱动的电流导引电路在时钟信号的上升沿和下降沿均发生切换，从而对工作于该时钟数据速率下的两个数据通路进行复用。在传统的电流导引架构中，从属锁存器和驱动器一起与电流导引电路的失配贡献导致定时偏差增加。因此，从每个时钟驱动的电流导引电路中去掉从属锁存器和驱动器，也减小了定时偏差并且提高了时钟驱动的电流导引网络的性能。
[0031]图1为描述数模转换器(DAC)100的例子的框图。DAC 100包括译码器102，时钟驱动的电流导引网络106，以及负载电路112。译码器102包括两个数据通路，称为“数据通路A”和“数据通路B”。译码器102包括驱动数据通路A的译码器电路102A，以及驱动数据通路B的译码器电路102B。译码器电路102A包括输入1IA，其用于接收待转换为模拟电流水平的二进制码(“二进制输入”)。输入1lA具有N比特位宽，其用于接收N比特二进制码。译码器电路102A的时钟端口接收时钟信号“CLK”。类似的，译码器电路102B包括具有N比特位宽的输入1lB，其用于接收N比特二进制码。
[0032]基于各自的二进制输入，译码器电路102A和译码器电路102B均输出控制码，以控制时钟驱动的电流导引网络106。对于时钟信号CLK的每个周期，译码器电路102A针对一个N比特二进制码在数据通路A上生成一个输出。类似地，对于时钟信号CLK的每个周期，译码器电路102B针对一个N比特二进制码在数据通路B上生成一个输出。译码器电路102A包括输出104A，而译码器电路102B包括输出104B。如下面所描述的，时钟驱动的电流导引网络106的切换速率为译码器102使用的时钟信号CLK的切换速率的两倍。因此，在所示的例子中，在时钟信号CLK的每个周期，译码器102针对对应的两个N比特二进制码输出两个控制码(其中一个在数据通路A，另一个在数据通路B)，这两个控制码由时钟驱动的电流导引网络106复用到模拟输出电流中。
[0033]输出104A和104B中的每一个均具有M比特位宽，用于向时钟驱动的电流导引网络106提供M比特的控制码。如本文所述，输出104A和104B直接驱动时钟驱动的电流导引网络106中的差分晶体管开关。这样，输出104A和104B包括差分输出。输出104A和104B的M个比特片段(bit slice)中的每一个包括一个差分信号对，该差分信号对包括具有180度相位差的两个数字信号(“差分信号”)。每个差分信号包括“正端”和“负端”。
[0034]时钟驱动的电流导引网络106耦接到译码器102的输出104A和104B。时钟驱动的电流导引网络106还包括时钟端口以接收差分时钟信号110。差分时钟信号110的正端包括时钟信号CLK，差分时钟信号110的负端包括时钟信号0^180，时钟信号0^180与时钟信号0^的相位相差180度。时钟驱动的电流导引网络106包括时钟驱动的电流导引电路1Ο80Ι」1Ο8μ(合称为“时钟驱动的电流导引电路108”)。为简洁起见，本文中，时钟驱动的电流导引电路也被称为“电流导引电路”。每个电流导引电路108包括被配置为接收差分时钟信号110的时钟端口。每个电流导引电路108接收输出104A的对应比特片段和输出104B的对应比特片段。
[0035]在运行时，每个电流导引电路108基于控制码数据将电流导引到差分输出的正端或负端。对于时钟信号CLK的每个沿，电流导引电路108基于输出104A(数据通路A)上的控制码导引电流。对于时钟信号CLK180的每个沿，电流导引电路108基于输出104B(数据通路B)上的控制码导引电流。因此，对于驱动译码器102的时钟信号CLK的每个周期，电流导引电路108生成两个模拟输出电流水平(例如，为数据通路A生成一个模拟输出电流水平，为数据通路B生成另一个模拟输出电流水平)。
[0036]时钟驱动的电流导引网络106包括模拟输出114。模拟输出114包括差分信号对，该差分信号对包括两个模拟电流信号(“模拟输出电流”)。时钟驱动的电流导引网络106生成模拟输出电流，该模拟输出电流包括电流导引电路108的差分输出之和。
[0037]负载电路112親接到模拟输出114。负载电路112供给(source)或抽取(sink)模拟输出电流，这取决于电流导引电路108中使用的晶体管类型。因此，从时钟驱动的电流导引网络106的角度来看，模拟输出电流可以为正电流或负电流。负载电路112可以包括用于供给或抽取模拟输出电流的各种类型的电路。例如，负载电路112可包括将模拟输出电流转换为模拟输出电压的电阻负载。在另一例子中，负载电路112可包括有源电路，例如用于对模拟输出电流进行放大的电流放大器，或者用于将模拟输出电流进行放大并转换为模拟输出电压的跨阻放大器。
[0038]DAC 100是本文所述的电流导引电路108可以在其中使用的一个示例性DAC。译码器102可利用各种译码方案，包括二进制加权码、温度计码(一元加权)，或者两者的组合(例如，分段的DAC)。无论输入是什么也无论使用了什么特定的编码，译码器102通常都输出两个数据通路，这两个数据通路直接驱动时钟驱动的电流导引网络106中的电流导引电路108。
[0039]图2为描述了时钟驱动的电流导引网络106—个例子的框图，该电流导引网络106可被用于DAC，例如图1所示的DAC 100中。如前所述，时钟驱动的电流导引网络106包括时钟驱动电路108^Ι」108μ。时钟驱动电路108^?收输出104A和104B中的每一个的第I比特片段(数据通路A的第I比特被称为“DA[1]”，数据通路B的第I比特被称为“DB[1]”)。一般地，第k个电流导引电路108k接收输出104A和104B中的每一个的第k比特片段(S卩DA[k]与DB[k])。每个比特片段DA[k]与DB[k]为包括正端和负端的差分信号(正端和负端在图2中被一并示出)。每个电流导引电路108还接收具有正端(时钟信号CLK)和负端(时钟信号CLK180)的差分时钟信号110。差分时钟信号110的正端和负端在图2中一并示出。
[0040]每个电流导引电路108被切换以向模拟输出114的正端114P或负端114N导引电流。该切换基于控制码输入(DA[k]与DB[k])和时钟输入(CLK与CLK180)。在这个例子中，负载电路112包括耦接到正端114P的电阻Rp和耦接到负端114N的电阻Rn。在所示的例子中，电阻Rp和Rn耦接到供电电压(Vsup)，而时钟驱动的电流导引网络106在模拟输出114的负端114N抽取电流I_sum_n，在正端114P抽取电流I_sum_p。在另一个例子中，电阻Rp和Rn可被親接到参考电压(例如电气地)，而时钟驱动的电流导引网络106可提供电流I_sum_n和电流I_sum_p。
[0041]图3为描述电流导引电路108k的一个例子的框图(其中，ke{I…Μ})，该电流导引电路被用于图2所示的的时钟驱动的电流导引网络106中。电流导引电路1Sk包括输出级联(cascode)302，数据通路A开关304A，数据通路B开关304B，时钟开关306，以及电流源308。输出级联302与电流源308从电压偏置生成器310接收偏置电压。数据通路A开关304A、数据通路B开关304B和时钟开关306均包括一个差分开关，该差分开关基于差分输入在两种状态之间切换。
[0042]在运行时，时钟开关306基于时钟信号CLK和时钟信号CLK180之差，向数据通路A开关304A或数据通路B开关304B导引电流。当被时钟开关306选中时，数据通路A开关304A基于DA[k]_p信号和DA[k]_r^t号之差，向差分输出312的正端312P或负端312N导引电流。类似的，当被时钟开关306选中时，数据通路B开关304B基于DB[k]_p信号和DB[k]_n信号之差，向差分输出312的正端312P或负端312N导引电流。输出级联302被偏置以在差分输出312的正端312P上导通输出电流I_out_p，并且在差分输出312的负端312N上导通输出电流I_out_η，输出级联302将模拟输出114与电流导引电路108的寄生电容屏蔽开来。
[0043]电流导引电路108!^将时钟并入到该电路中，从而不需要从属锁存器和驱动器来将数据信号耦合到数据开关。通过免除了用于每个电流导引电路108k的从属锁存器和驱动器，与传统的电流导引架构相比，时钟驱动的电流导引网络106具有降低的功耗。在传统的时钟驱动架构中，从属锁存器和驱动器一起与电流导引电路的的失配贡献导致了定时偏差增加。因此，从每个时钟驱动的电流导引电路1Sk中去掉从属锁存器和驱动器也减小了时钟驱动的电流导引网络106的定时偏差(例如，提高了性能)。取决于从属锁存器和驱动器的实现方式，相对于传统的时钟驱动架构，电流导引电路1Sk还具有减少的实现面积。
[0044]进一步地，电流导引电路1Sk在时钟信号CLK的上升沿和下降沿均进行切换，其复用了工作于CLK数据速率的两个数据通路。这样，与使用传统的由从锁存器驱动的电流导引电路相比，使用电流导引电路108使DAC的有效速度增加了一倍。传统的从属锁存器仅在时钟信号的一个沿进行切换。
[0045]图4A为描述图3所示的电流导引电路108k的更加详细的例子的示意图。一般地，电流导引电路108k包括多个η-沟道场效应晶体管(FET)，例如η-型金属氧化物半导体FET(n-型M0SFET，也称为NMOS晶体管)或诸如此类的器件。在这个例子中，电流源308包括级联耦接的晶体管Ml和M2。晶体管Ml的源极被耦接到参考电压(例如，电气地)，而晶体管M2的漏极被耦接到节点NI。晶体管Ml的栅极被配置为接收偏置电压Vbias3。晶体管M2的栅极被配置为接收偏置电压Vbias2。偏置电压Vbias2与Vbias3被配置为将晶体管Ml和M2保持在饱和区。通过改变晶体管Ml的宽度并调整Vbias3的值(例如，施加到晶体管Ml栅极的过驱动电压量)，可以获得期望的偏置电流(漏极电流)。在所示的例子中，电流源308包括级联电流源，其中，如在本领域中已知的，级联晶体管M2增加了源极的阻抗。
[0046]时钟开关306包括源极親接的晶体管对，该晶体管对包括晶体管M3和晶体管M4。晶体管M3和M4的源极耦接到节点NI，从而耦接到电流源308。晶体管M3的漏极耦接到节点N2，而晶体管M4的漏极耦接到节点N3。晶体管M3的栅极被耦接以接收时钟信号CLK，而晶体管M4的栅极被耦接以接收时钟信号CLK180。
[0047]数据通路A开关304A包括源极耦接的晶体管对，该晶体管对包括晶体管M5和晶体管M6。晶体管M5和M6的源极耦接到节点N2，从而耦接到晶体管M3的漏极。晶体管M5的漏极耦接到差分输出312的正端312P，晶体管M5的漏极耦接到差分输出312的负端312N。晶体管M5的栅极被耦接以接收数据信号DA[k]_p(用于第k比特片段的数据信号DA[k]的正端)。晶体管M6的栅极被耦接以接收数据信号DA[k]_n(用于第k比特片段的数据信号DA[k]的负端)。
[0048]数据通路B开关304B包括源极耦接的晶体管对，该晶体管对包括晶体管M7和晶体管M8。晶体管M7和M8的源极耦接到节点N3，从而耦接到晶体管M4的漏极。晶体管M7的漏极耦接到差分输出312的正端312P，晶体管M8的漏极耦接到差分输出312的负端312N。晶体管M7的栅极被耦接以接收数据信号DB[k]_p(用于第k比特片段的数据信号DB[k]的正端)。晶体管M8的栅极被耦接以接收数据信号DB[k]_n(用于第k比特片段的数据信号DB[k]的负端)。
[0049]输出级联302包括输出晶体管对，该晶体管对包括晶体管M9和晶体管MlO。晶体管M 9的源极耦接到差分输出312的正端312 P，晶体管M1的源极耦接到差分输出312的负端312N。晶体管M9和MlO的栅极被耦接以接收偏置电压Vbiasl。晶体管M9的漏极电流为差分输出312的正端312P上的输出电流I_out_p，晶体管MlO的漏极电流为差分输出312的负端312N上的输出电流I_out_n。
[0050]在运行时，当CLK和CLK180之差为正时，晶体管M3向数据通路A开关304A传导和导弓丨偏置电流，而晶体管M4变化为截止。CLK和CLK180之差在时钟信号CLK的前沿(leadingedge)为正。相反地，当CLK和CLK180之差为负时，晶体管M4向数据通路B开关304B传导和导引偏置电流，而晶体管M3变化为截止。CLK和CLK180之差在时钟信号CLK的后沿(时钟信号CLKl 80的前沿)为负。因此，电流导引电路108在时钟信号CLK的前沿和后沿均发生切换。[0051 ]当被时钟开关选中时，数据通路A开关304A以类似的方式运行。当0六[1^]_?和0八[k]_n之差为正时，晶体管M5向正端312P传导和导引偏置电流，而晶体管M6变化为截止。相反地，当DA [ k ] _?和0六[k ] _n之差为负时，晶体管M6向负端312N传导和导引偏置电流，而晶体管M5变化为截止。
[0052]当被时钟开关选中时，数据通路B开关304B以类似的方式运行。当08[1^]_?和DB[k]_n之差为正时，晶体管M7向正端312P传导和导引偏置电流，而晶体管M8变化为截止。相反地，当DB [ k ] _?和08 [ k ] _n之差为负时，晶体管M8向负端312N传导和导引偏置电流，而晶体管M7变化为截止。
[0053]级联晶体管M9和MlO可以被偏置以维持在饱和区。级联晶体管M9和MlO增加了电流导引电路1Sk的输出阻抗。
[0054]虽然示出了电流源308的一种具体配置，但本领域技术人员可以理解，也可以使用其他的电流源配置，例如单个FET、电流镜、级联电流镜或类似的配置。进一步地，虽然电流导引电路^^!^被描述为采用匪OS晶体管实现，但本领域技术人员可以理解，可以使用P沟道FET (例如，PMOS晶体管)对电流导引电路108k进行类似配置。如前所述，当使用匪OS晶体管时，电流导引电路1Sk从负载电路抽取电流。而在使用PMOS晶体管的例子中，电流导引电路108k向负载电路供给电流。
[0055]具体地，图4B为描述电流导引电路108!^的另一个例子的示意图。一般地，电流导引电路108k包括多个P沟道场效应晶体管(FET)，例如P-型金属氧化物半导体FET (P-型MOSFET，也称为PMOS晶体管)或类似器件。匪OS晶体管Ml-MlO的每一个均可替换为相应的PMOS晶体管MPl-MPlO，如图4B所示。Vbias-Vbias3可替换为适于驱动PMOS晶体管的Vbiasl，-Vbias3，。在其他方面，电流导引电路108k的PMOS实现与上述NMOS实现的运行方式类似。PMOS实现在差分输出端供给电流，而不是在差分输出端抽取电流。
[0056]图5为描述数模转换方法500的例子的流程图。方法500可以参考上述图1至图4进行理解。方法500开始于步骤框502，其中译码器102响应于二进制输入码生成差分数据信号。如上所述，差分数据信号在两个不同的数据通路(路径通路A和数据通路B)上提供。在步骤框504中，时钟驱动的电流导引网络106被运行以提供差分输出电流，该差分输出电流由电流导引电路108的差分输出供给。步骤框504可包括步骤框506到512。在步骤框506中，第一栅极偏置电压(V b i a s I)被耦接到输出晶体管对(例如，输出级联3 O 2中的晶体管M 9和M10)。在步骤框508中，第一差分栅极电压(数据通路A上的信号04_?和04_11)被耦接到第一源极耦接的晶体管对(数据通路A开关304A中的晶体管M5和M6)。在步骤框510中，第二差分栅极电压(数据通路B上的信号08_?和08_11)被耦接到第二源极耦接的晶体管对(例如，数据通路B开关304B中的晶体管M7和M8)。在步骤框512中，第三差分栅极电压(信号CLK和CLK180)被耦接到第三源极耦接的晶体管对(时钟开关306中的晶体管M3和M4)。
[0057]本文描述的电流导引电路108可被用于各种DAC应用中，包括各种类型的集成电路中的DAC。例如，电流导引电路108可被用于可编程集成电路中的DAC，例如现场可编程门阵列(FPGA)。图6示出了一种FPGA 600的示例性架构，FPGA 600包括大量不同的可编程单元块(tile)，这些可编程单元块包括数千兆比特收发器(“MGT”)601、可配置逻辑模块(“CLB” )602、随机访问存储块(“BRAM” )603、输入/输出模块(“1B” )604、配置和时钟逻辑(“CONFIG/CLOCKS”)605、数字信号处理模块(“DSP”)606、专用输入/输出模块(“I/O”)607(例如配置端口和时钟端口)和其他诸如数字时钟管理器、模数转换器、系统监视逻辑等的可编程逻辑608，等等。一些FPGA还包括专用处理器模块(uPROC ) 610。
[0058]在一些FPGA中，每个可编程单元块包括至少一个可编程互连元件(“INT”)611，该可编程互连元件611具有到同一单元块内的可编程逻辑元件的输入和输出端620的连接，如图6顶部所包括的例子所示。每个可编程互连元件611还可以包括到相同单元块或其他单元块内的相邻可编程互连元件的互连段622的连接。每个可编程互连元件611还可以包括到逻辑模块(未示出)之间的通用路由资源(general routing resource)的互连段624的连接。通用路由资源可包括逻辑模块(未示出)之间的路由通道，其可以包括互连段的轨道(track)和用于连接互连段的切换模块(未示出)。通用路由资源(例如，互连段624)的互连段可以横跨一个或多个逻辑模块。可编程互连元件611与通用路由资源一起，为所示的FPGA实现了可编程互连结构(“可编程互连”)。
[0059]在一个示例的实施方式中，CLB 602可包括可配置逻辑元件(“CLE”)612和单个可编程互连元件(“INT”)611，可配置逻辑元件612可被编程以实现用户逻辑。除了一个或多个可编程互连元件之外，BRAM 603还可以包括BRAM逻辑元件(“BRL”)613。一般来说，一个单元块中所包括的互连元件数量取决于单元的高度。在图示的例子中，BRAM单元块具有与五个CLB相等的高度，但是也可以是其它数量(例如四个)。除了适当数量的可编程互连元件之外，DSP单元块606可包括DSP逻辑元件(“DSPL”)614。除了一个可编程互连元件611的实例之夕卜，1B 604可包括例如两个输入/输出逻辑元件(“10L”)615的实例。本领域技术人员可以清楚认识到，连接到例如I/O逻辑元件615的实际I/O焊盘一般不局限于输入/输出逻辑元件615的区域。
[0060]在图示的例子中，靠近裸片(die)中心的水平区域(如图6所示)被用于配置、时钟和其它控制逻辑。从该水平区域或列延伸的垂直列609用于横跨FPGA宽度分配时钟和配置信号。
[0061]一些使用图6所示架构的FPGA包括附加的逻辑模块，这些附加的逻辑模块破坏了组成FPGA大部分区域的规则列状结构。附加逻辑模块可以是可编程模块和/或专用逻辑。例如，处理器模块610横跨了 CLB和BRAM的多个列。处理器模块610可包括各种部件，从单个微处理器到由微处理器、存储控制器、外设等等构成的完整可编程处理系统。
[0062]需要注意的是，图6仅旨在示出一种示例性的FPGA架构。例如，一行中的逻辑模块数量、行的相对宽度、行的数量和顺序、行中所包括的逻辑模块的类型、逻辑模块的相对大小，以及图6顶部所包括的互连/逻辑实现方式都仅仅是示例性的。例如，在实际的FPGA中，不管CLB在哪里出现，一般都包括不止一个CLB相邻行，从而便于有效的实现用户逻辑，但是相邻CLB行的数量随着FPGA的整体大小而变化。而且，图6的FPGA示出了可编程IC的一个例子，该例子可以使用本文描述的互连电路的例子。本文描述的互连电路可用于其他类型的可编程IC中，例如复杂可编程逻辑器件(CPLD)或具有用于选择性地耦合逻辑元件的可编程互连结构的任何类型的可编程IC13FPGA 600可包括具有电流导引电路180的DAC 650。
[0063]虽然以上说明针对具体的例子，但还可以设计出其他或另外的例子，而不脱离于前述内容的基本范围，前述内容的范围由所附的权利要求确定。
【主权项】
1.一种电流导引电路，其特征在于，包括: 输出晶体管对，其响应于第一栅极偏置电压； 第一开关，其包括第一源极耦合晶体管对，所述第一源极耦合晶体管耦接到所述输出晶体管对并且响应于第一差分栅极电压； 第二开关，其包括第二源极耦合晶体管对，所述第二源极耦合晶体管耦接到所述输出晶体管对并且响应于第二差分栅极电压； 电流源，其被配置为供给偏置电流；以及 第三开关，其包括第三源极耦合晶体管对，所述第三源极耦合晶体管对耦接在所述电流源和所述第一开关与所述第二开关中的每一个开关之间，所述第三源极耦合晶体管对响应于第三差分栅极电压。2.根据权利要求1所述的电流导引电路，其特征在于，所述第一差分栅极电压包括差分数据信号的第一相位，所述第二差分栅极电压包括所述差分数据信号的第二相位，所述第三差分栅极电压包括差分时钟信号。3.根据权利要求2所述的电流导引电路，其特征在于，所述差分数据信号的每一端包括在两种电压状态之间交替变化的数字信号。4.根据权利要求1所述的电流导引电路，其特征在于，所述电流源包括第一电流源晶体管，其与第二电流源晶体管级联耦接，所述第一电流源晶体管响应于第二栅极偏置电压，而所述第二电流源晶体管响应于第三栅极偏置电压。5.根据权利要求1所述的电流导引电路，其特征在于，所述输出晶体管对、所述第一开关、所述第二开关和所述第三开关中的每一个中的晶体管包括η型沟道金属氧化物场效应晶体管。6.根据权利要求1所述的电流导引电路，其特征在于，所述输出晶体管对、所述第一开关、所述第二开关和所述第三开关中的每一个中的晶体管包括P型沟道金属氧化物场效应晶体管。7.根据权利要求1所述的电流导引电路，其特征在于，所述第一栅极偏置电压被配置为基于耦接到所述输出晶体管对的负载电路来使所述输出晶体管对中的每个晶体管被维持在饱和模式。8.一种数模转换器，其特征在于，包括: 译码器，其被配置为响应二进制输入码输出差分数据信号；以及电流导引网络，其耦接到所述译码器并且被配置为提供差分输出电流，所述差分输出电流由多个电流导引电路的差分输出供给，所述多个电流导引电路中的每一个包括: 输出晶体管对，其响应于第一栅极偏置电压，并且被配置为提供对应的差分输出； 第一开关，其包括第一源极耦合晶体管对，所述第一源极耦合晶体管对耦接到所述输出晶体管对并且响应于第一差分栅极电压； 第二开关，其包括第二源极耦合晶体管对，所述第二源极耦合晶体管对耦接到所述输出晶体管对并且响应于第二差分栅极电压； 电流源，被配置为供给偏置电流；以及 第三开关，其包括第三源极耦合晶体管对，所述第三源极耦合晶体管对耦接在所述电流源和所述第一开关与所述第二开关中的每一个开关之间，所述第三源极耦合晶体管对响应于第三差分栅极电压。9.根据权利要求8所述的数模转换器，其特征在于，对于所述多个电流导引电路中的每一个电流导引电路，所述第一差分栅极电压包括多个差分数据信号中的一个差分数据信号的第一相位，所述第二差分栅极电压包括多个差分数据信号中的一个差分数据信号的第二相位，而所述第三差分栅极电压包括差分时钟信号。10.根据权利要求9所述的数模转换器，其特征在于，所述差分数据信号的每一端包括在两种电压状态之间交替变化的数字信号。11.根据权利要求8所述的数模转换器，其特征在于，所述多个电流导引电路中的每一个电流导引电路中的电流源包括:第一电流源晶体管，其与第二电流源晶体管级联耦接，所述第一电流源晶体管响应于第二栅极偏置电压，而所述第二电流源晶体管响应于第三栅极偏置电压。12.根据权利要求8所述的数模转换器，其特征在于，所述多个电流导引电路中的每一个电流导引电路中的输出晶体管对、第一开关、第二开关和第三开关中的每一个的晶体管包括η型沟道金属氧化物场效应晶体管。13.根据权利要求8所述的数模转换器，其特征在于，所述多个电流导引电路中的每一个电流导引电路中的输出晶体管对、第一开关、第二开关和第三开关中的每一个的晶体管包括P型沟道金属氧化物场效应晶体管。14.根据权利要求8所述的数模转换器，其特征在于，对于所述多个电流导引电路中的每一个电流导引电路，所述第一栅极偏置电压被配置为，基于耦接到所述输出晶体管对的负载电路来使所述输出晶体管对中的每个晶体管被维持在饱和模式。15.根据权利要求8所述的数模转换器，其特征在于，进一步包括耦接到电流导引网络的负载电路。
【文档编号】H03M1/66GK205647497SQ201620285722
【公开日】2016年10月12日
【申请日】2016年4月7日
【发明人】A·M·格拉哈姆, E·卡伦, C·K·梅扎德里
【申请人】赛灵思公司