数字化多通道失真自适应接收机的制作方法

文档序号:7864676阅读:344来源:国知局
专利名称:数字化多通道失真自适应接收机的制作方法
技术领域
本实用新型涉及一种通信领域中的数字化多通道失真自适应接收机,特别适用于对流层散射通信中作四相相移键控(QPSK)或二相相移键控(BPSK)失真自适应接收机。
目前散射通信设备中,八重分集失真自适应接收机要达到最佳接收效果,在接收端必须获得相干参考,在散射信道这种多径时变信道中,获得较准确的相干参考的一种有效办法是采用逆调制的办法,但是逆调后的信号由于受信道衰落特性的影响,其信噪比往往较低,还需进一步过滤才能使用,由于逆调后的信号在一段时间内呈现周期性,故对其滤波时常采用梳状滤波器过滤,这就是获得相干参考的完整过程。这样梳状滤波器成为失真自适应接收机中的关键部件,它的存在不仅完成对宽带相干参考进行提纯的功能,而且还使隐分集成为可能,并且使分集的合并方式成为最大比值合并。实现梳状滤波器,通常采用声表面波梳状滤波器、分立晶体梳状滤波器(即每个晶体滤波器相当于梳状滤波器的一个梳齿)等形式。对于采用声表面波器件的梳状滤波器,由于其中的声表面波器件都是声表面波延迟线,其延迟时间的准确度直接影响到各梳齿中心频率的准确度,由于要求梳状滤波器的梳齿中心频率间隔精度优于5ppm,因而延迟线也应达此精度,延迟线的带宽又影响到各梳齿幅频特性和相频特性的一致性,所以制作高精度、高稳定性的宽带声表面波延迟线成为实现这类梳状滤波器的关键。我国由于加工和制作高精度、高稳定性声表面波延迟线的技术和工艺水平落后,难以制造出性能符合要求的器件。再者,由于声表面波器件的插损较大,需用放大器对其输出进行补偿,增加了电路的复杂性,导致其稳定性变差,容易自激振荡。对于分立梳齿的梳状滤波器,由于很难做到各梳齿的幅频特性、相频特性、温度特性一致,往往需要在每个分立滤波器的输出端外加补偿和校正电路,从而使整个滤波器的组成复杂化,且调整困难,最终导致滤波器输出的周期信号产生不同程度的幅度和相位失真。这些梳状滤波器还有一个缺点就是带宽有限,使得各个梳齿的幅度不一致,中心频率处较高,往两边逐渐变小。同时,这些滤波器难以实现速度兼容。用传统方法实现失真自适应接收机的另一个缺点就是由于分集通道数较多,使得设备体积较为庞大。此外,传统的失真自适应接收机由于由大量的分立元件构成,使得各个分集通道的一致性变差,从而使检测性能损失较大,且易受各种干扰的影响。
本实用新型的目的在于避免上述背景技术中的不足之处而提供一种采用数字信号处理技术的数字梳状滤波集成器件替代声表面波梳状滤波器和分立晶体梳状滤波器等器件的数字化多通道失真自适应接收机,并本实用新型还具有集成化程度高,体积小重量轻,性能稳定可靠,制作调试简易,并能实现多速率兼容等特点。
本实用新型的目的是这样实现的它由8路A/D变换器1-1至1-8、8路通道数字检测器2-1至2-8、数字合并器3、数字非线性变换器4、数字判决器5、数字提同步6、电源7组成,其中8路A/D变换器1-1至1-8各入端1脚分别与外接多通道中放的入端口A-1至A-8端连接、各出端2脚分别与8路通道数字检测器2-1至2-8入端1脚连接,8路通道数字检测器2-1至2-8各出脚2脚分别与数字非线性变换器4各入端1至8脚连接、各出端3脚分别与数字合并器3各入端1至8脚连接,数字合并器3出端9脚与数字判决器5入端1脚连接,数字判决器5出端3脚与下级复分接器入端口B端连接,数字非线性变换器4出端9脚与数字提同步器6入端1脚连接,数字提同步器6出端2脚一路与数字判决器5入端2脚连接、另一路与下级复分接器入端口C端连接,电源7出端+V电压端与各级相应电源端连接,数字判决器5出端4至11脚分别与8路通道数字检测器2-1至2-8入端4脚连接。
本实用新型的目的还可以通过以下措施达到本实用新型8路通道数字检测器2-1至2-8中每路通道数字检测器2均由数字鉴相集成块8、9、先进先出存储集成块10、数字逆调制集成块11、12、90度数字移相集成块13、14、数字求和集成块15、数字梳状滤波集成块16组成,其中8路A/D变换器1-1至1-8中每路A/D变换器1出端1至8脚分别与数字鉴相集成块8、9、先进先出存储集成块10各入端1至8脚并联连接,数字鉴相集成块8、9各出端9至16脚分别与90度数字移相集成块14、数字梳状滤波集成块16各入端9至16脚连接、各出端17脚分别与数字合并器3入端1至8脚连接、各出端18脚与电源7出端+V电压端连接、各入端19脚接地端;先进先出存储集成块10出端9至16脚分别与数字逆调集成块11、90度数字移相集成块13各入端1至8脚并联连接、入端18脚与电源7出端+V电压端连接、入端19脚接地端;数字逆调制集成块11出端9至16脚与数字求和集成块15入端1至8脚连接、入端17脚与数字判决器5出端4脚连接、入端18脚与电源7出端+V电压端连接、入端19脚接地端;数字逆调制集成块12各入端1至8脚与90度数字移相集成块13出端9至16脚连接、各出端9至16与数字求和集成块15入端9至16脚连接、入端17脚与数字判决器5出端4脚连接、入端18脚和90度数字移相集成块13入端18脚与电源7出端+V电压端并接、入端19脚和90度数字移相集成块13入端19脚与地端并接;90度数字移相集成块14入端1至8脚与数字梳状滤波集成块16出端17至24脚连接、入端18脚与电源7出端+V电压端连接、入端19脚接地端;数字求和集成块15各出端17至24脚与数字梳状滤波集成块16入端1至8脚连接、入端26脚与电源7出端+V电压端连接、入端27脚接地端;数字梳状滤波集成块16出端25脚与数字非线性变换器4入端1-8脚连接、入端26脚与电源7出端+V电压端连接、入端19脚接地端。
本实用新型数字合并器3由数字合并集成块17构成、数字非线性变换器4由数字非线性变换集成块18构成、数字判决器5由数字判决集成块19构成、数字提同步器6由数字提同步集成块20构成,其中8路通道数字检测器2-1至2-8各出端3脚与数字合并集成块17入端1至8脚连接、各出端2脚与数字非线性变换集成块18入端1至8脚连接、入端18脚与电源7出端+V电压端连接、入端19脚接地端;数字非线性变换集成块18出端9至16脚与数字提同步集成块20入端1至8脚连接、入端18脚与电源7出端+V电压端连接、入端19脚接地端;数字判决集成块19出端9脚与下级复分接器入端口B端连接、出端10至17脚分别与8路通道数字检测器2-1至2-8各入端4脚连接、入端18脚与电源7出端+V电压端连接、入端19脚接地端、入端20脚与数字提同步集成块20出端10脚连接;数字提同步集成块20出端9脚与下级复分接器入端口C端连接、入端13脚与电源7出端+V电压端连接、入端14脚接地端。
本实用新型与背景技术相比有以下优点1.本实用新型由于8路通道数字检测器1-1至1-8、数字合并器3、数字非线性变换器4、数字判决器5、数字提同步器6采用了可编程门阵列(FPGA)数字梳状滤波集成器件实现失真自适应接收,几乎可以解决模拟梳状滤波器中存在的所有问题,例如梳齿中心频率准确度的问题,由于数字梳状滤波器的梳齿中心频率的准确度取决于工作时钟,而这个工作时钟来源于高稳时钟源,所以梳齿中心频率很准。
2.本实用新型由于采用大规模数字梳状滤波集成器件,因此性能稳定可靠,分集通道一致性好,电路稳定性好,温度特性好,检测性能损失小,能实现多速率兼容等优点。
3.本实用新型由于采用数字信号处理技术,因此具有较宽的带宽和较好的频响和很好的温度稳定性。
4.本实用新型由于集成化程度高,因此体积小重量轻,制作调试简易,便于批量生产。
以下结合附图和实施例对本实用新型作进一步详细描述。


图1是本实用新型的电原理方框图。
图2是本实用新型8路通道数字检测器2-1至2-8中每路通道数字检测器2的电原理图。
图3是本实用新型数字合并器3、数字非线性变换器4、数字判决器5、数字提同步器6的电原理图。
参照图1至图3,本实用新型由8路A/D变换器1-1至1-8、8路通道数字检测器2-1至2-8、数字合并器3、数字非线性变换器4、数字判决器5、数字提同步器6、电源7组成。其中8路A/D变换器1-1至1-8各入端1脚分别与外接多通道中放的入端口A-1至A-8端口连接,实施例外接多通道中放输入70MHz中频信号,该70MHz中频信号是已调信号经过混频得到一个调制在较低中频上的调制信号,分别输入8路A/D变换器1-1至1-8后经采样时钟采样把模拟信号转换成数字信号,实施例8路A/D变换器1-1至1-8采用市售AD9059型集成块制作。8路A/D变换器1-1至1-8变换成数字信号后分别输入8路通道数字检测器2-1至2-8,其作用是完成信号自适应相关检测过程。本实用新型每路通道数字检测器2均由数字鉴相集成块8、9、先进先出存储集成块10、数字逆调制集成块11、12、90度数字移相集成块13、14、数字求和集成块15、数字梳状滤波集成块16组成。图2是8路通道数字检测器2-1至2-8中每路通道数字检测器2实施例的电原理接线图,并按其连接线路。实施例每路通道数字检测器2把每路A/D变换器1输出的数字信号分成三路分别输入数字鉴相集成块8、9、先进先出存储集成块10的各入端1至8脚,先进先出存储集成块10作用是对输入数字信号进行延迟,数字信号在先进先出存储集成块10中延迟时间等于一个码元宽度,延迟后的数字信号分成两路输出,其中一路经过90度数字移相集成块13对延时后的数字信号进行移相90度后输入数字逆调制集成块12,另一路经延迟后的数字信号直接输入数字逆调制集成块11。数字逆调制集成块11、12作用是对延时后的信号和判决后的信码进行相乘,判决后的信码由数字判决器5出端4脚输入至数字逆调制集成块11入端17脚,两路延迟后的数字信号分别在数字逆调制集成块11、12中与判决后的信码相乘完成去键控的功能,数字逆调制集成块11相乘后的信码由出端9至16脚输入数字求各和集成块15入端1至8脚,数字逆调制集成块12与数字判决器5出端4脚输入的判决信码相乘后的信码由出端9至16脚输入数字求和集成块15入端9至16脚,两路逆调后的信码数据在数字求和集成块15中相加后,即对逆调后的信号进行相加合并,由其出端17至24脚输入数字梳状滤波集成块16入端1至8脚,数字梳状滤波集成块16作用是对相加后的宽带载波信号进行提纯,由数字梳状滤波集成块16进行提纯,提纯后的信号分成两路,一路由其出端17至24输入90度数字移相集成块14入端1至8脚、另一路由其出端9至16脚输入数字鉴相集成块9入端9至16脚,90度移相集成块14作用是对数字梳状滤波集成块16滤波后的数字数据信号即恢复出的载波信号进行90度移相,由其9至16脚输入数字鉴相集成块8入端9至16脚,数字鉴相集成块8、9作用是对A/D变换输入数字信号和恢复出的载波信号进行相乘,数字鉴相集成块8、9将各通道相乘后的信号由其各出端17脚输入数字合并器3各入端1至8脚。
本实用新型数字合并器3由数字合并集成块17构成、数字非线性变换器4由数字非线性变换集成块18构成、数字判决器5由数字判决集成块19构成、数字提同步器6由数字提同步集成块20构成,图3是本实用新型实施例数字合并器3、数字非线性变换器4、数字判决器5、数字提同步器6的电原理接线图,并按其连接线路。实施例每路通道数字检测器2完成数字信号自适应相关检测后的自适应相关检测信号分两路输出,一路由其各出端3脚输入到数字合并集成块17入端1至8脚、另一路由其各出端2脚输入到数字非线性变换集成块18入端1至8脚,数字合并集成块17其作用是把自适应相关检测后的各通道信号进行合并,数字非线性变换集成块18其作用是对各通道输入的数字信号进行非线性变换。经过数字合并集成块17合并后的各通道信号由其出端9至16脚输入数字判决集成块19各入端1至8脚。由数字判决集成块19完成积分淬熄滤波、判决恢复出信码,并由出端9脚与端口B连接输入下级复分接器。由数字判决集成块19出端10至17脚输出判决后的信码输入各通道数字检测器2-1至2-8与延时后的信号进行相乘。由数字非线性变换集成块18进行非线性变换后的信号由其出端9至16脚输入数字提同步集成块20入端1至8脚,由数字提同步集成块20提出同步信号,并由其出端9脚与端口C连接输入下级复分接器。实施例本实用新型图2、图3中的8路通道数字检测器2-1至2-8、数字合并器3、数字非线性变换器4、数字判决器5、数字提同步器6中的所有集成器件全部集成在可编程门阵列(FPGA)器件内,实施例采用市售EPF10K130EQI240-2型可编程门阵列(FPGA)器件制作,因此集成化程度高。本实用新型电源7实施例采用通用的直流稳压电源线路自制而成,其输出+V电压为+5V,与各级电源入端连接。
本实用新型简要工作原理如下来自多通道中放输出的70MHz中频信号由端口A1至A8分别输入各A/D变换器1-1至1-8,该70MHz中频是已调信号,经过混频得到一个调制在较低中频上的调制信号,在A/D变换器1-1至1-8中经采样时钟采样转换成数字信号,采样时钟信号是由接收机系统外接输入提供。然后把A/D变换后的数字信号输入可编程门阵列(FPGA)中的通道数字检测器2-1至2-8,通道数字检测器2完成信号自适应相关检测过程,把输入的一路数字信号送给先进先出存储集成块10,数字信号在先进先出存储集成块10中进行延时,延迟时间等于一个码元宽度,延迟后的数字信号分成两路,其中一路输入数字逆调制集成块11,在数字逆调制集成块11中与数字判决器5输入的判决信码进行相乘;另一路信号输入90度数字移相集成块13进行移相后输入数字逆调制集成块12,在数字逆调制集成块12中与数字判决器5输入的判决信码进行相乘,完成去键控的功能。两路逆调后的数字信号输入数字求和集成块15中进行相加,然后把相加后的数字信号输入数字梳状滤波集成块16中进行信号提纯。提纯后的信号分成两路,其中一路输入90度数字移相集成块14移相后输入数字鉴相集成块8,另一路提纯后的信号直接输入数字鉴相集成块9,在数字鉴相集成块8、9中分别与A/D变换器1输入的两路数字信号进行相乘,把各通道相乘后的自适应相关检测信号输入数字合并器3中进行合并,再输入数字判决器5完成积分淬熄滤波、判决恢复出数字信号,由端口B输出,完成信号的接收。另外各通道中的时钟信号输入数字非线性变换器4进行非线性变换,经非线性变换后的信号输入数字提同步器6中进行提纯后恢复出时钟信号,由端口C输出。
本实用新型安装结构如下把图1、图2、图3中的所有集成器件、按图示连接方法安装在一块长×宽为220×175毫米的印制板上,然后把印制板安装在长×宽×高为225×176×20毫米金属外壳的插件盒中,然后在金属外壳的插件盒的一端面上安装各路通道中频信号输入端口A1至A8的插座,在插件盒端面上还安装数字信号输出端口B和时钟信号输出端口C的插座,以及还安装电源输入插座,组装成本实用新型。
权利要求1.一种由8路A/D变换器(1-1)至(1-8)、电源(7)组成的数字化多通道失真自适应接收机,其特征在于还有8路通道数字检测器(2-1)至(2-8)、数字合并器(3)、数字非线性变换器(4)、数字判决器(5)、数字提同步器(6)组成,其中8路A/D变换器(1-1)至(1-8)各入端1脚分别与外接多通道中放的入端口A-1至A-8端连接、各出端2脚分别与8路通道数字检测器(2-1)至(2-8)入端1脚连接,8路通道数字检测器(2-1)至(2-8)各出脚2脚分别与数字非线性变换器(4)各入端1至8脚连接、各出端3脚分别与数字合并器(3)各入端1至8脚连接,数字合并器(3)出端9脚与数字判决器(5)入端1脚连接,数字判决器(5)出端3脚与下级复分接器入端口B端连接,数字非线性变换器(4)出端9脚与数字提同步器(6)入端1脚连接,数字提同步器(6)出端2脚一路与数字判决器(5)入端2脚连接、另一路与下级复分接器入端口C端连接,电源(7)出端+V电压端与各级相应电源端连接,数字判决器(5)出端4至11脚分别与8路通道数字检测器(2-1)至(2-8)入端4脚连接。
2.根据权利要求1所述的数字化多通道失真自适应接收机,其特征在于8路通道数字检测器(2-1)至(2-8)中每路通道数字检测器2均由数字鉴相集成块(8)、(9)、先进先出存储集成块(10)、数字逆调制集成块(11)、(12)、90度数字移相集成块(13)、(14)、数字求和集成块(15)、数字梳状滤波集成块(16)组成,其中8路A/D变换器(1-1)至(1-8)中每路A/D变换器1出端1至8脚分别与数字鉴相集成块(8)、(9)、先进先出存储集成块(10)各入端1至8脚并联连接,数字鉴相集成块(8)、(9)各出端9至16脚分别与90度数字移相集成块(14)、数字梳状滤波集成块(16)各入端9至16脚连接、各出端17脚分别与数字合并器(3)入端1至8脚连接、各出端18脚与电源(7)出端+V电压端连接、各入端19脚接地端;先进先出存储集成块(10)出端9至16脚分别与数字逆调集成块(11)、90度数字移相集成块(13)各入端1至8脚并联连接、入端18脚与电源(7)出端+V电压端连接、入端19脚接地端;数字逆调制集成块(11)出端9至16脚与数字求和集成块(15)入端1至8脚连接、入端17脚与数字判决器(5)出端4脚连接、入端18脚与电源(7)出端+V电压端连接、入端19脚接地端;数字逆调制集成块(12)各入端1至8脚与90度数字移相集成块(13)出端9至16脚连接、各出端9至16与数字求和集成块(15)入端9至16脚连接、入端17脚与数字判决器(5)出端4脚连接、入端18脚和90度数字移相集成块(13)入端18脚与电源(7)出端+V电压端并接、入端19脚和90度数字移相集成块(13)入端19脚与地端并接;90度数字移相集成块(14)入端1至8脚与数字梳状滤波集成块(16)出端17至24脚连接、入端18脚与电源(7)出端+V电压端连接、入端19脚接地端;数字求和集成块(15)各出端17至24脚与数字梳状滤波集成块(16)入端1至8脚连接、入端26脚与电源(7)出端+V电压端连接、入端27脚接地端;数字梳状滤波集成块(16)出端25脚与数字非线性变换器(4)入端1-8脚连接、入端26脚与电源(7)出端+V电压端连接、入端19脚接地端。
3.根据权利要求1或2所述的数字化多通道失真自适应接收机,其特征在于数字合并器(3)由数字合并集成块(17)构成、数字非线性变换器(4)由数字非线性变换集成块(18)构成、数字判决器(5)由数字判决集成块(19)构成、数字提同步器(6)由数字提同步集成块(20)构成,其中8路通道数字检测器(2-1)至(2-8)各出端3脚与数字合并集成块(17)入端1至8脚连接、各出端2脚与数字非线性变换集成块(18)入端1至8脚连接、入端18脚与电源(7)出端+V电压端连接、入端19脚接地端;数字非线性变换集成块(18)出端9至16脚与数字提同步集成块(20)入端1至8脚连接、入端18脚与电源(7)出端+V电压端连接、入端19脚接地端;数字判决集成块(19)出端9脚与下级复分接器入端口B端连接、出端10至17脚分别与8路通道数字检测器(2-1)至(2-8)各入端4脚连接、入端18脚与电源(7)出端+V电压端连接、入端19脚接地端、入端20脚与数字提同步集成块(20)出端10脚连接;数字提同步集成块(20)出端9脚与下级复分接器入端口C端连接、入端13脚与电源(7)出端+V电压端连接、入端14脚接地端。
专利摘要本实用新型公开了一种数字化多通道失真自适应接收机,它由A/D变换器、通道数字检测器、数字合并器、数字非线性变换器、数字判决器、数字提同步器、电源等部件组成,采用可编程门程列(FPGA)数字梳状滤波器集成器件进行编程实现失真自适应接收,几乎可解决模拟梳状滤波器中存在的所有问题,而且性能稳定可靠,分集通道一致性好,检测性能损失小,能实现多速率兼容,它具有集成化程度高,体积小重量轻,适合散射通信作失真自适应接收装置。
文档编号H04L27/22GK2449418SQ0025554
公开日2001年9月19日 申请日期2000年9月30日 优先权日2000年9月30日
发明者李文铎, 甘国田, 秦建存, 常迎春, 王斌, 梁进波, 冯成功, 冯曦 申请人:信息产业部电子第五十四研究所
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