专利名称：基于数字锁相环的去抖电路的制作方法
技术领域：
本发明涉及SDH传输网的边界E1支路及如何在E1支路上去除和减小SDH侧带来的低频抖动和漂移的电路，特别是涉及了一种模数混合的E1线接口芯片中的去抖电路。
本发明的技术方案是这样实现的，一种基于数字锁相环的去抖电路，包括FIFO作为存储单元来获得抖动分量大大减少的信号；输入到FIFO中的信号为外部输入的写时钟，外部输入的数据及锁相环输出的读时钟，去除抖动的信号从FIFO中输出；FIFO还输出两个控制信号向数字锁相环报告其存储状态即快满和快空状态；数字锁相环DPLL用来提供窄带滤波，以得到一个比较干净，抖动很小的时钟；数字锁相环的输入为外部写时钟，输出为读时钟；所述数字锁相环通过读时钟和写时钟的相位比较来调整读时钟的相位，使其与写时钟同步，这样经过锁相环输出的读时钟再将输入的数据从FIFO中的取出时，将会获得时钟和数据的抖动都大大减小的信号；所述数字锁相环电路是由32倍频电路，输入时钟沿检测电路，鉴相器，向上/向下计数器，加/减脉冲电路，除2电路，除16电路和输出时钟沿检测电路组成；32倍频电路将外部输入的低频系统时钟进行32倍频，并将得到的高速时钟作为数字锁相环内部的参考时钟；该参考时钟的频率为65.536M；输入时钟沿检测电路的输入为写时钟信号，输出为写时钟相位检测后的信号；输出时钟沿检测电路的输入为读时钟信号，输出为读时钟相位检测后的信号；鉴相器的输入为读写时钟的沿检测信号，输出为超前滞后允许信号，以表征写时钟是超前于读时钟还是滞后于读时钟；向上/向下计数器的输入为超前滞后允许信号，读时钟和参考时钟，输出为加减脉冲控制信号；加/减脉冲电路根据加减控制信号输出加脉冲信号和减脉冲信号，并输入到二分频电路中调节二分频电路的输出；二分频电路的输入为参考时钟，加脉冲和减脉冲信号，输出为受控的二分频时钟；所述二分频时钟输入到16分频电路中进行分频以得到本发明所需要的写时钟。
本发明提出采用全数字方法来实现抖动的去除，除FIFO采用数字方法外，锁相环也采用数字锁相方式，这样得到的去抖电路，虽然高频去抖效果比模拟方法稍差，但低频去抖效果却非常好，且相对模拟方法稳定性好，锁定和跟踪特性好，电路可靠性高，便于集成。
下面结合附图进一步说明本发明。
图1是本发明去抖电路结构框图。
图2是数字锁相环的结构框图。
图3为数字锁相环中读写时钟沿检测电路和鉴相器的结构框图。
图4为图3电路的输入输出波形示意图。
图5为加减电路输出的波形示意图。
图1所示是本发明数字去抖电路的结构框图，本发明采用先进先出存储器FIFO和数字锁相环来完成抖动的去除，输入到FIFO中的信号为外部输入的写时钟，外部输入的数据及锁相环输出的读时钟，去除抖动的信号从FIFO中输出。FIFO还输出两个控制信号即快满和快空信号到数字锁相环中，这种情况通常发生在输入信号和时钟抖动非常大的时候。数字锁相环的输入为外部写时钟，输出为读时钟，锁相环在这里的作用是通过读时钟和写时钟的相位比较来调整读时钟的相位，使其与写时钟同步，这样经过锁相环输出的读时钟再将输入的数据从FIFO中的取出时，将会获得时钟和数据的抖动大大减小的信号。
本发明所述去抖电路可看成一个带缓存器的锁相环。带有抖动的时钟作为写时钟，该时钟将输入信号写入FIFO中，数字锁相环应输出一个比较干净、抖动很小的时钟作为FIFO的读时钟，该时钟将存入FIFO的信号读出从而获得抖动分量大大减少的信号。为了保证输入输出信号的同步及防止信号丢失，读时钟要通过锁相环对写时钟的相位在一定范围内进行跟踪和锁相，这样通过窄带数字锁相环的输出时钟的相位和频率始终锁定于输入的写时钟的相位及频率，这里FIFO的作用是一个弹性存储器，通过FIFO可以最大限度地吸收抖动，FIFO吸收抖动的能力和FIFO的深度有关。
本发明去抖电路中的FIFO是一个深度为64，宽度为2的双口RAM，初始化时，写指针指在FIFO的中间(100000)，读指针指在FIFO的底部(000000)，具有抖动的时钟作为写时钟，经过锁相环平滑的时钟作为读时钟，每次写时钟到来时将数据写入FIFO写指针所指的位置，同时写指针加一，同样读时钟到来时从相应的读指针中将数据读出，同时读指针加一。如果读时钟完全和写时钟同步，则锁相环不需要做任何调整，FIFO的状态仍然保持在半满状态。如果写时钟和读时钟不同步，则读时钟通过锁相环来调整输出的相位和频率来跟踪输入时钟的变化。在FIFO中，有一个计数器专门来记录写指针和读指针的差从而来计量抖动的大小，在输入时钟抖动不大的情况下，由于锁相环的作用，FIFO不会发生因写满或取空从而丢失数据的现象，该计数器的值会保持在32附近，但当输入时钟抖动非常大的情况下，就会导致FIFO的溢出或读空，这时我们通过该计数器设两个状态，即快满状态和快空状态，当计数器记录到写时钟和读时钟差为5时，为快读空状态，当计数器记录到写时钟和读时钟差为58时，为快写满状态，这两个状态控制锁相环的输出时钟频率，当FIFO发生快空状态时，锁相环使得输出的时钟减慢，由16分频变为16.5分频，直到快空状态消失。反之，当FIFO输出快满状态时，锁相环的输出时钟加快，由16分频变为15.5分频，直到快满状态消失。出现快满和快空状态时，读指针的相位相应调整0.3UI。
在快满和快空状态发生时，抖动并没有被滤除和减小，但是数据会被保持，从而不会造成系统误码的发生。
本发明去抖电路中的数字锁相环可以很好地跟踪写时钟相位的变化，得到和写时钟基本同步且抖动很小的输出时钟。
结合图2进一步说明数字锁相环的结构和原理，如图2所示，该锁相环属于超前-滞后型数字锁相环，整个锁相环电路是由32倍频电路，输入时钟沿检测电路202，鉴相器200，向上/向下计数器，加/减脉冲电路，除2电路，除16电路201和输出时钟沿检测电路203组成。32倍频电路将外部输入的2.048M低频系统时钟32倍频，并将得到的高速时钟作为数字锁相环内部的参考时钟。该参考时钟的频率为65.536M。输入时钟沿检测电路202的输入为写时钟信号，输出为写时钟相位检测后的信号，输出时钟沿检测电路203的输入为读时钟信号，输出为读时钟相位检测后的信号，鉴相器200的输入为读写时钟的沿检测信号，输出为超前滞后允许信号，以表征写时钟是超前于读时钟还是滞后于读时钟。向上/向下计数器的输入为超前滞后允许信号，读时钟和参考时钟，输出为加减脉冲控制信号。加/减脉冲电路根据加减控制信号输出加脉冲信号和减脉冲信号，并输入到二分频电路中调节二分频电路的输出。二分频电路的输入为参考时钟，加脉冲和减脉冲信号，输出为受控的二分频时钟。该二分频时钟输入到16分频电路中进行分频以得到本发明所需要的写时钟。
数字锁相环100的工作原理为32倍频电路先将外部输入的2.048M低频系统时钟32倍频，得到65.536MHz的高速时钟作为数字锁相环内部的参考时钟。由于外部输入的参考时钟的频率等于输入信号的频率，所以需要将此频率进行32倍频以产生高速时钟作为数字锁相环的参考时钟，这样输出时钟的频率在锁定状态时，是该参考时钟的32分频，在输入时钟和输出时钟不同步时，选用32倍频电路的原因是输出时钟通过数字锁相环不断地调整相位和频率从而保持同输入时钟的同步。输出时钟每次调整的步长与时钟周期相关，所以数字锁相环采用的时钟频率越高。得到的数字锁相环的带宽越宽，调整精度越高，输出时钟的抖动也越小。而去抖电路一个非常重要的指标是要求输出时钟和信号的抖动非常小。这里采用32倍频电路完全能满足系统对去抖电路输出抖动的要求。另外，选用32倍频电路的原因还因为如果采用倍频系数低的电路，则很难得到比较理想的锁定特性，而且输出时钟和信号的抖动仍比较大。之所以没有采用更高倍频系数的电路，是因为虽然数字锁相环的输出抖动特性会更好，但又带来了跟踪和锁定时间相对较长的缺点，且采用更高频率的倍频电路成本也比较高。因此本发明采用32倍频电路来作为数字锁相环的参考时钟是合适的考虑。
输入时钟沿检测电路202检测写时钟的相位，输出时钟沿检测电路203检测写读时钟的相位，输入时钟沿检测电路202的采样频率为参考频率65.536MHz，输出的写时钟的沿检测信号为与写时钟上升沿同步的脉冲宽度为15ns的窄脉冲信号，读时钟沿检测的结果为以读时钟上升沿为中心的窗口信号宽度为60ns的窄脉冲信号。鉴相器200逐个周期地比较读时钟和本地参考时钟写时钟的相位，根据读写时钟相位的超前和滞后相应地输出一个超前和滞后脉冲，以调节读时钟的相位。加/减电路对信号钟输出序列实施加减脉冲。若读时钟和写时钟准确同步，则无需加减脉冲输出，加至鉴相器200的位同步信号的相位保持不变。若输入的写时钟相对于读时钟滞后，则向上/向下计数器输出减脉冲控制信号，加/减电路在参考时钟XCLK二分频时钟序列中减一个高速脉冲，再经除16电路201后，则读时钟相位就会滞后15ns，若输入的写时钟相对于读时钟超前，则向上/向下计数器输出一个加脉冲控制信号，加/减脉冲电路在参考时钟XCLK二分频时钟序列中加上一个高速脉冲，读时钟前移7.5ns，以跟踪写时钟的变化，相位比较和调整的过程是不断进行的，直到读时钟的相位锁定于写时钟的相位，锁相环才进入稳态。这里所采用的系统时钟为65.536MHZ，为输入信号频率的32倍。则每次最大调节的步长为1/65.536＝15ns。
数字锁相环100的电路内部具体模块工作原理如下，下面分别介绍。
如图3所示，数字锁相环100中鉴相器电路采用相位比较，通过比较写时钟和读时钟的时钟上升沿相位来达到鉴相的目的，正常情况下，读时钟是系统时钟经过32分频后得到的信号，读时钟与写时钟同步时，不需要进行任何调整。输入写时钟沿检测电路202由移位寄存器和与门电路组成，写时钟经过移位并反向后得到一个与写时钟反向且延时为15ns的信号，该信号与写时钟相与的结果得到一个与写时钟同步的且脉冲宽度为15ns的写时钟沿检测信号WR_TRAS。读时钟的沿检测电路通过一个除16电路来产生一个检测窗口，该检测窗口的脉冲宽度为60ns。如果写时钟的沿落在该检测窗口里，则表明输出时钟和输入时钟同步，鉴相器200的输出超前滞后允许信号为0，输出时钟不需要进行相位调整，如果输入时钟的沿落在该窗口之外，则表明输出时钟和输入时钟相位不同步，鉴相器200的输出的超前滞后允许信号将同读时钟进行比较来判断读时钟是超前于写时钟还是滞后于写时钟信号，从而控制向上/向下计数器的状态。
图4为图3电路输入输出波形的示意图，写时钟的沿检测信号WR_TRAS与读时钟的沿共同作用的结果为超前滞后允许信号EN_CONNTER，如超前滞后允许信号EN_CONNTER超前于读时钟的相位，则表明写时钟超前；反之，写时钟滞后。向上/向下计数器会根据超前和滞后信息来进行相应的加减操作。
向上/向下计数器由三位向上计数器和三位向下计数器所构成，计数时钟为系统时钟，向上/向下计数器输出加脉冲控制信号和减脉冲控制信号给加/减脉冲控制电路。向上/向下计数器检测鉴相器的状态，当鉴相器的输出超前滞后允许信号超前于读时钟时，则计数器的状态为向下计数，向上/向下计数器由111向下计数，当计数到100时，向上/向下计数器输出加控制信号，在加/减脉冲电路中，加脉冲控制信号在进入16分频电路的信号中增加一个高速脉冲，这样使得读时钟的相位相应前移了7.5ns以跟踪写时钟的相位，缩小写时钟和读时钟的相位差。反之，当鉴相器的输出超前滞后允许信号滞后于读时钟时，向上/向下计数器为向上计数状态，向上/向下计数器由000向上计数，当计数到011时，输出减脉冲控制信号将进入16分频电路的信号减少一个高速脉冲，这样使得读时钟的相位相应后移了15ns。上述操作每完成一次相位调整后，向上/向下计数器都复位。
加减脉冲控制电路根据向上/向下计数器输出的加脉冲和减脉冲信号，XCLK2D中加上或扣去一个高频脉冲，达到控制信号周期的目的，经分频电路后实现锁相功能。XCLK2D为受ADD/SUB信号控制的高频时钟，为XCLK二分频后的时钟信号。
图5为加减脉冲控制电路加脉冲和减脉冲的情况，XCLK为参考时钟，XCLK的频率为输入信号中心频率的32倍。加/减脉冲控制电路实际上也是一个计数器，平时该计数器对高频参考时钟XCLK进行二分频，当出现一个减脉冲时，该计数器输出序列中就扣去一个高频脉冲，当出现一个加脉冲时，输出序列就加上一个高速脉冲。该计数器的输出经16分频处理后得到的时钟信号的周期和相位受到调整及控制，最终与输入信号的频率和相位为锁定关系。
对于环路的锁定特性分析如下，本发明所采用的参考时钟XCLK为65.536MHz，向上/向下计数器为三位。向上/向下计数器的时钟频率为XCLK，其中fc为输出读时钟的中心频率，为2.048MHz，即非锁定(或同步)状态下锁相环路的自由振荡频率。而3位向上/向下计数器的向上计数和向下计数控制脉冲由鉴相器输出确定，因此可知加减控制脉冲的周期与鉴相器的相位差，系统时钟和向上/向下计数器的计数值有关。系统时钟周期越低，计数器的计数值越大，则加脉冲与减脉冲调节脉冲重复频率低，环路进入同步的时间长，锁定范围窄，所以本发明设定向上/向下计数器的初始值为000，向下计数器计数器由111记到100，输出控制信号减脉冲，设定向上计数器由000记到011，输出控制信号加脉冲，该计数器的计数值为3，加脉冲与减脉冲调节脉冲重复频率高，环路进入同步的时间短，锁定范围宽。
加/减脉冲电路的输入的时钟频率为XCLK，环路中心频率fc为fc=XCLK2N.......N=16]]>加减脉冲控制电路的输出的时钟频率为Fadd/sub=KdθeMfc2K....K=3,M=32]]>锁相环路的输出的读时钟信号的频率为RD_CLK=fc+Kdθe*Mfc2NK]]>RD_CLK=2.048MHz+Kdθe*65.536MHz2*16*3]]>其中，Kd为鉴相器的线性增益，θe为输入信号和输出信号的相位差，N为16，K为向上/向下计数器的计数值3，fc为系统时钟的32分频，系统时钟为65.536MHz。
Kdθe的最大值为±1，则环路的锁定范围为23≤RD_CLKfc≤43]]>综上所述，采用本发明，很容易实现去抖功能，因而可以普遍适用。同时，本发明电路结构易于集成且低频去抖效果很好，可容忍系统时钟长时间的抖动和漂移，低频去抖特性和高频去抖特性都能满足ITU.T G.823的要求。
权利要求
1.一种基于数字锁相环(100)的去抖电路，包括，FIFO其输入信号为外部输入的写时钟，外部输入的数据及锁相环输出的读时钟，去除抖动的信号后从FIFO中输出；FIFO还输出两个控制信号向数字锁相环(100)报告其存储状态即快满和快空状态；其特征在于，还包括数字锁相环(100)用来提供窄带滤波，以得到一个比较干净，抖动很小的时钟；所述锁相环(100)的输入为外部写时钟，输出为读时钟；所述数字锁相环(100)通过读时钟和写时钟的相位比较来调整读时钟的相位，使其与写时钟同步，这样经过锁相环输出的读时钟再将输入的数据从FIFO中的取出时，将会获得时钟和数据的抖动都大大减小的信号。
2.如权利要求1所述的去抖电路，其特征在于所述数字锁相环(100)包括32倍频电路，输入时钟沿检测电路(202)，鉴相器(200)，向上/向下记数器，加/减脉冲电路，除2电路，除16电路(201)和输出时钟沿检测电路(203)；所述32倍频电路将外部输入的低频系统时钟进行32倍频，并将得到的高速时钟作为数字锁相环(100)内部的参考时钟；所述输入时钟沿检测电路(202)的输入为写时钟信号，输出为写时钟相位检测后的信号；所述输出时钟沿检测电路(203)的输入为读时钟信号，输出为读时钟相位检测后的信号；所述鉴相器(200)的输入为读、写时钟的沿检测信号，输出为超前滞后允许信号，以表征写时钟是超前于读时钟还是滞后于读时钟；所述向上/向下计数器的输入为超前滞后允许信号，读时钟和参考时钟，输出为加减脉冲控制信号；所述加/减脉冲电路根据加减控制信号输出加脉冲信号和减脉冲信号，并输入到二分频电路中调节二分频电路的输出；所述二分频电路的输入为参考时钟，加脉冲和减脉冲信号，输出为受控的二分频时钟；所述二分频时钟输入到16分频电路中进行分频以得到所需要的写时钟。
3.如权利要求2所述的去抖电路，其特征在于通过所述32倍频电路得到的高速时钟该参考时钟的频率为65.536M。
4.如权利要求1或2所述的去抖电路，其特征在于所述输入时钟沿检测电路(202)包括移位寄存器和与门电路，写时钟在参考时钟的采样下，其移位输出的信号经过反向后，与写时钟分别送入与门电路，经过与运算后，输出信号即写时钟的沿检测信号送到鉴相器(200)的输入端。
5.如权利要求1或2所述的去抖电路，其特征在于所述输出时钟沿检测电路(203)包括第一与门、第二与门和或门，第一与门接收来自除16电路输出的Q1、Q2、Q3信号和Q4的反向信号；第二与门接收来自除16电路的Q1、Q2、Q3的输出反向信号和Q4信号；该两个与门的输出通过或门进行或运算，所得到的输出结果即读时钟的沿检测信号送到鉴相器(200)的输入端。
6.如权利要求1或2所述的去抖电路，其特征在于所述鉴相器(200)是由与门构成的。
全文摘要
本发明公开了一种基于数字锁相环(100)的去抖电路，包括，FIFO和数字锁相环(100)数字锁相环(100)包括32倍频电路，输入时钟沿检测电路(202)，鉴相器(200)，向上/向下记数器，加/减脉冲电路，除2电路，除16电路(201)和输出时钟沿检测电路(203)；32倍频电路将外部输入的低频系统时钟进行32倍频，作为参考时钟；输入时钟沿检测电路(202)的输入为写时钟信号，输出为写时钟相位检测后的信号；输出时钟沿检测电路(203)的输入为读时钟信号，输出为读时钟相位检测后的信号；鉴相器(200)的输入为读、写时钟的沿检测信号，输出为超前滞后允许信号；本发明能实现抖动的去除，低频去抖效果非常好，且相对模拟方法稳定性好，锁定和跟踪特性好，电路可靠性高，便于集成。
文档编号H04L7/02GK1409490SQ01126960
公开日2003年4月9日 申请日期2001年9月30日 优先权日2001年9月30日
发明者马侠, 龙姿平 申请人:深圳市中兴通讯股份有限公司上海第二研究所