专利名称：采样时钟生成电路、数据传送控制装置和电子设备的制作方法
技术领域：
本发明涉及采样时钟生成电路、数据传送控制装置和电子设备。
背景技术：
近年来，作为连接个人计算机和外围设备(广义的电子设备)的接口标准，USB(通用串行总线)引起人们的注意。该USB的优点是可以使用相同规格的连接器连接鼠标、键盘和打印机等外围设备，过去，这些设备都是用不同规格的连接器连接的，同时，还可以实现工作插拔即热插拔。
另一方面，与同样作为串行总线接口标准而显露头角的IEEE1394相比，USB存在传送速度慢的问题。
因此，制定了USB2.0标准，因其对过去的USB1.1标准具有低位互换性，同时能够实现480Mbps(HS方式)的、比USB1.1高出很多的数据传送速度，故引人注目。此外，还制定了UTMI(USB2.0收发机宏单元接口)，该接口定义了USB2.0的物理层电路和逻辑层电路的接口标准。
该USB2.0因能在HS(高速)方式下以480Mbps进行数据传送，故具有可以作为要求高速传送速度的硬盘驱动器或光盘驱动器等存储设备的接口来使用的优点。
但是，另一方面，与USB总线连接的数据传送控制装置为了对以480Mbps传送来的数据进行采样，必须生成480MHz的高频采样时钟。而且，有必要生成能够确保数据采样时的建立时间和保持时间的采样时钟。因此，存在这样的采样时钟生成电路的设计非常困难的问题。
这时，若采用可进行精细加工的最新半导体工艺，虽然也可以实现这样的采样时钟生成电路，但是，在不能使用最新半导体工艺的情况下，实现这样高速工作的采样时钟生成电路非常困难。
此外，作为不使用最新半导体工艺来实现高速采样时钟生成电路的一个方法，有用手工配置电路和进行布线，使时钟脉冲相位差最小化来保证同步工作的方法。
但是，这样的利用手工配置电路和布线的方法与利用了HDL(硬件描述语言)电路合成和自动配置布线的高效率的电路设计方法相比，会带来设计期间长、装置成本高的问题，同时，也妨碍了数据传送控制装置(物理层电路、逻辑层电路)的宏单元化。
发明内容
本发明是鉴于上述技术课题而提出的，其目的在于提供一种既能高频工作又能在采样时确保建立时间等的采样时钟生成电路和使用它的数据传送控制装置以及电子设备。
为了解决上述问题，本发明是生成用来对数据进行采样的时钟的采样时钟生成电路，包含边沿检测装置和时钟选择装置，该边沿检测装置检测在频率相同相位互不相同的第1～第N时钟中的任何两个边沿之间是否存在数据边沿；该时钟选择装置根据上述边沿检测装置中的边沿检测信息，从上述第1～第N时钟中选择某个时钟，将选出的时钟作为采样时钟输出。
若按照本发明，检测在多相的第1～第N时钟中的任何两个边沿之间是否存在数据边沿。例如，数据边沿是在第1、第2时钟的边沿之间，还是在第2、第3时钟边沿之间等等。接着，根据得到的边沿检测信息(表示在哪两个时钟边沿之间存在数据边沿的信息)，从第1～第N时钟中选择某一个时钟，将该时钟作为采样时钟输出。
这样，若按照本发明，可以使用根据边沿检测信息从第1～第N时钟中选择时钟这样的简单结构来生成数据采样时钟。因此，即使是与高速时钟同步输入的数据，也可以使用小规模的电路结构来生成适合于对该数据进行采样的采样时钟。
此外，本发明也可以是上述边沿检测装置包含使用第1时钟来保持数据的第1保持装置及…使用第J(1＜J＜N)时钟来保持数据的第J保持装置及…使用第N时钟来保持数据的第N保持装置、根据第1、第2保持装置保持的数据来检测第1、第2时钟的边沿之间是否存在数据的边沿的第1检测装置及…根据第J、第J+1保持装置保持的数据来检测第J、第J+1时钟的边沿之间是否存在数据的边沿的第J检测装置及…根据第N、第1保持装置保持的数据来检测第N、第1时钟的边沿之间是否存在数据的边沿的第N检测装置，上述时钟选择装置根据上述第1～第N检测装置中的边沿检测信息，从上述第1～第N时钟中选择某一个时钟，将选出的时钟作为采样时钟输出。
这样一来，可以使用只设置第1～第N保持装置和第1～第N检测装置这样的简单结构检测出在哪两个时钟边缘之间存在数据的边沿。
此外，本发明也可以在设上述第1～第N保持装置的建立时间为TS、保持时间为TH、第1～第N时钟的周期为T时，使第1～第N时钟的时钟数N≤[T/(TS+TH)]([X]是不超过X的最大整数)。
这样一来，在由第1～第N保持装置保持的数据不定的情况下，也能够得到合适的边缘检测信息。
此外，本发明也可以使时钟数N＝[T/(TS+TH)]([X]是不超过X的最大整数)。
这样一来，可以在能够得到合适的边缘检测信息的时钟数N的范围内使N为最大的数，可以拓宽时钟选择装置可选择的时钟选择分支的范围。
此外，本发明也可以使第1～第N的时钟数N＝5。
若这样使N＝5，可以将具有离开数据的边沿例如2～4个边沿的边沿的时钟作为采样时钟选择出来，作为时钟的选择分支，可以确保足够范围的选择分支。此外，当从具有PLL电路的振荡装置的反相电路的输出得到第1～第N(＝5)时钟时，可以使反相电路的级数为5级，可以使PLL电路的振荡装置在高频进行振荡。结果，可以得到高频采样时钟。
此外，本发明也可以是上述时钟选择装置从第1～第N时钟中选择具有离开数据的边沿只有给定的设定数M个边沿的边沿的时钟，并将选出的时钟作为采样时钟输出。
这样一来，当后级电路不直接使用采样时钟生成电路生成的采样时钟对数据进行采样时，也可以向后级电路提供与后级电路的结构对应的合适的采样时钟。
此外，本发明也可以根据生成的采样时钟将上述设定数M设定为能确保保持数据的装置的建立时间和保持时间的数。
这样一来，可以防止后级电路中数据采样的错误，可以提高可靠性。
此外，本发明是生成用来对数据进行采样的时钟的采样时钟生成电路，包含检测数据的边沿的边沿检测装置和根据上述边沿检测装置中的边沿检测信息，从频率相同相位互不相同的第1～第N时钟中选择某个时钟，将选出的时钟作为采样时钟输出的时钟选择装置，上述边沿检测装置至少包含1个保持装置，使用第1～第N时钟中的某一个时钟来保持数据，当设上述边沿检测装置包含的上述保持装置的建立时间为TS、保持时间为TH、第1～第N时钟的周期为T时，使第1～第N时钟的时钟数N≤[T/(TS+TH)]([X]是不超过X的最大整数)。
若按照本发明，在由保持装置保持的数据不定的情况下，也能够得到合适的边缘检测信息，能生成合适的采样时钟。
此外，本发明是生成用来对数据进行采样的时钟的采样时钟生成电路，包含检测数据的边沿的边沿检测装置和根据上述边沿检测装置中的边沿检测信息，从频率相同相位互不相同的第1～第N时钟中选择某个时钟，将选出的时钟作为采样时钟输出的时钟选择装置，上述时钟选择装置从第1～第N时钟中选择具有离开数据的边沿只有给定的设定数M个边沿的边沿的时钟，并将选出的时钟作为采样时钟输出。
若按照本发明，通过设定不同的N，可以生成与后级电路结构对应的合适的采样时钟，并提供给后级电路。
此外，本发明也可以包含PLL电路，该PLL电路具有振荡频率可变的受控振荡装置，使振荡装置生成的时钟与基准时钟的相位同步，根据上述振荡装置所包含的奇数级的第1～第N反相电路的输出生成上述第1～第N时钟。
这样一来，为了生成第1～第N时钟不必新设置别的电路，可以谋求电路的小规模化。
此外，本发明也可以至少进行上述第1～第N反相电路的配置及上述第1～第N反相电路的输出线的布线之一，使上述第1～第N时钟间的相位差相等(包含大致相等的情况)。
这样一来，可以最大限度确保用该第1～第N时钟来保持数据的第1～第N保持装置的建立时间和保持时间。由此，可以有效防止产生数据采样误差和保持误差。
再有，作为用来使第1～第N时钟间的相位差相等(包含大致相等的情况)的第1～第N反相电路的配置方法，可以考虑这样的方法，例如，使第1～第N反相电路沿与其反馈线(连接第N反相电路的输出和第1反相电路的输入的线)平行的第1行配置，同时，使第1～第N反相电路的输出与其输入连接的第1～第N缓冲电路与反馈线平行且沿与第1行不同的第2行配置，等。
此外，作为该情况下第1～第N反相电路的输出线的配置方法，可以考虑这样的方法，例如，使具有和反馈线相等(包含大致相等的情况)的寄生电容的第1～第N-1虚设线与第1～第N-1反相电路连接，或在第1～第N反相电路和第1～第N缓冲电路之间的区域配置反馈线和第1～第N-1虚设线，等。
此外，本发明也可以对上述第1～第N时钟的线进行布线，使上述第1～第N时钟的线的寄生电容相等(包含大致相等的情况)。
这样一来，可以使第1～第N时钟间的相位差相等，可以最大限度确保用该第1～第N时钟来保持数据的第1～第N保持装置的建立时间和保持时间。由此，可以有效防止产生数据采样误差和保持误差。
再有，作为使第1～第N时钟的线的寄生电容相等(包含大致相等的情况)的方法，可以考虑使第1～第N时钟的线的长度相等(包含长度大致相等的情况)或使第1～第N时钟的线有相同个数的折返点等方法。
此外，本发明也可以是用来经总线进行数据传送的数据传送控制装置，使其包含上述任何一种采样时钟生成电路和根据上述采样时钟生成电路生成的采样时钟来保持数据并根据保持的数据进行用于数据传送的给定的处理的电路。
若按照本发明，因能够生成可对经总线传送的数据可靠地进行采样的采样时钟，故可以提高数据传送的可靠性。此外，因对高速传送的数据也能可靠地进行采样，故可以实现可与高速总线标准对应的数据传送控制装置。
此外，本发明也可以进行以USB(通用串行总线)标准为基准的数据传送。
这样一来，可以很好地实现例如以USB2.0标准化了的HS方式下的数据传送等。
此外，本发明的电子设备可以包含上述任何一种数据传送控制装置和对经上述数据传送装置及上述总线传送的数据进行输出处理、取入处理或存储处理的装置。
若按照本发明，因可以谋求电子设备使用的数据传送装置低成本化和可靠性的提高，故也可以谋求电子设备的低成本和高可靠性。此外，若按照本发明，因可以在高速传送方式下进行数据传送，故可以谋求电子设备的处理的高速化。
图1是表示本实施例的数据传送控制装置的构成例的图。
图2是表示本实施例的采样时钟生成电路的构成例的图。
图3A、图3B是用来说明本实施例的工作的时序波形图。
图4是表示HSPLL的构成例的图。
图5是表示VCO的构成例的图。
图6A、图6B是表示差动输出比较器(反相电路)的构成例的图。
图7是表示反相电路的构成例的图。
图8是表示单端输出比较器(缓冲电路)的构成例的图。
图9是表示边沿检测电路、时钟选择电路的构成例的图。
图10是用来说明本实施例的工作的时序波形图。
图11是用来说明本实施例的工作的时序波形图。
图12是用来说明时钟数N的设定方法的图。
图13A、图13B都是用来说明时钟数N的设定方法的图。
图14A、图14B是用来说明时钟选择方法(M的设定方法)的图。
图15是表示弹性缓冲器的构成例的图。
图16是用来说明反相电路DCP0～4、缓冲电路SCP0～4的配置方法的图。
图17是用来说明在反相电路和缓冲电路之间的区域配置反馈线和虚设线的方法的图。
图18是用来说明时钟线的配置方法的图。
图19是用来说明多相时钟生成电路(HSPLL)侧的时钟线的配制方法的图。
图20是用来说明采样时钟生成电路(HSDLL)侧的时钟线的配制方法的图。
图21A、图21B、图21C是各种电子设备的内部框图的例子。
图22A、图22B、图22C是各种电子设备的外观图的例子。
具体实施例方式
下面，使用附图详细说明本实施例。
再有，下面说明的本实施例不对权利要求范围内记载的本发明的内容作出任何限定。此外，在本实施例中说明的所有的结构不限定为必须是本发明的构成的必要条件。
1、构成和工作1.1数据传送控制装置图1是表示本实施例的数据传送控制装置的构成例的图。
本实施例的数据传送控制装置包含数据处理电路400、HS(高速)电路410、FS(全速)电路420、前端模拟电路430、时钟生成电路440和时钟控制电路450。再有，本发明的数据传送控制装置的构成不必包含图1所示的电路框图中的全部，也可以省略其中的一部分。
数据处理电路400(广义地说是用来进行数据传送的给定的电路)进行用于以USB等为基准的数据传送的各种处理。更具体一点说，发送时，进行把SYNC(同步)、SOP(数据包开始)、EOP(数据包结束)附加到发送数据上的处理和比特填充处理等。另一方面，接收时，进行检测/删除接收数据的SYNC、SOP、EOP的处理和比特反填充处理等。进而，还进行生成用来控制数据的收发的各种时序信号的处理。
再有，接收数据从数据处理电路400输出给后级电路SIE(串行接口引擎)，发送数据从SIE输入到数据处理电路400。
HS电路410是用于以480Mbps的HS(高速)数据传送速度进行数据的收发的逻辑电路，FS电路420是用于以12Mbps的FS(全速)数据传送速度进行数据的收发的逻辑电路。
这里，HS方式是由USB2.0新定义的传送方式。另一方面，FS方式是过去已由USB1.1定义了的传送方式。
在USB2.0中，因准备了这样的HS方式，故不仅能实现打印机、音响、摄像机等中的数据传送，还可以实现硬盘驱动器、光盘驱动器(CDROM、DVD)等存储设备中的数据传送。
HS电路410包含HSDLL(高速延迟线PLL)电路10和弹性缓冲器(elasticity buffer)12。
这里，HSDLL电路10是根据接收数据和从时钟生成电路440(PLL)来的时钟，生成数据采样时钟的电路。
此外，弹性缓冲器12是用来消除内部装置(数据传送控制装置)和外部装置(与总线连接的外部装置)的时钟频率差(时钟漂移)等的电路。
前端模拟电路430是包含用来以FS或HS进行收发的驱动器或接收器的模拟电路。在USB中，利用使用了DP(数据+)和DM(数据-)的差动信号来收发数据。
时钟生成电路440生成装置内部使用的480MHz的时钟和装置内部及SIE使用的60MHz的时钟。
时钟生成电路440包含振荡电路20、HSPLL22和FSPLL24。
这里，振荡电路20例如通过与外部振子的组合生成基准时钟。
HSPLL(HS锁相环)22是根据振荡电路20生成的基准时钟生成HS方式所必要的480MHz时钟和FS方式时装置内部和SIE所必要60MHz时钟的PLL。再有，当以HS方式进行收发时，有必要使利用该HSPLL22的时钟生成为有效。
FSPLL(FS锁相环)24根据振荡电路20生成的基准时钟生成FS方式时装置内部和SIE所必要的60MHz时钟。再有，当使利用该FSPLL24的时钟生成为有效时，不允许以HS方式进行收发。
时钟控制电路450接受从SIE来的各种控制信号，进行控制时钟生成电路440的处理等。再有，利用时钟生成电路440生成的60MHz的系统时钟经时钟控制电路450向SIE输出。
1.2采样时钟生成电路图2示出本实施例的采样时钟生成电路(HSDLL电路)的构成例。
HSPLL22(多相时钟生成电路)输出频率相同相位互不相同的时钟CLK0、CLK1、CLK2、CLK3、CLK4(广义地说是第1～第N时钟)。更具体一点说，使用HSPLL22的VCO(振荡频率可变的受控振荡装置)包含的5个差动输出比较器(广义地说是奇数级的第1～第N反相电路)的输出，生成时钟CLK0～4并输出。
HSDLL电路10包含边沿检测电路70和时钟选择电路72。而且，该边沿检测电路70(边沿检测装置)检测从图1的前端模拟电路430输入的数据DIN的边沿，并将该边沿检测信息输出给时钟选择电路72。
更具体一点说，检测在从HSPLL22来的CLK0～4的边沿(上升沿或下降沿)中的任何两个边沿之间是否存在数据DIN的边沿，并将该边沿检测信息输出给时钟选择电路72。
于是，时钟选择电路72根据该边沿检测信息，从时钟CLK0～4中选择某一个时钟，将选出的时钟作为采样时钟SCLK输出给后级的弹性缓冲器12(参照图1)。
图3A、图3B示出用来说明本实施例的工作的时序波形图。
如图3A、图3B所示，CLK0～4是频率为同一的480MHz的时钟。此外，当设时钟周期为T时，各时钟间的相位只偏移T/5(广义地说是T/N)。
而且，在图3A中，作为采样对象的数据DIN的边沿ED在时钟CLK0和CLK1之间，这一点可由图2的边沿检测电路70检测出来。于是，由图2的时钟选择电路72选出具有离开数据DIN的边沿ED例如只有3个(广义地说是M个)边沿的边沿EC3的时钟CLK3，将该选出的时钟CLK3作为DIN的采样时钟SCLK输出给后级电路(弹性缓冲器12)。
另一方面，在图3B中，由边沿检测电路70检测到DIN的边沿ED在CLK2和CLK3之间。于是，由时钟选择电路72选出具有离开DIN的边沿ED例如只有3个(广义地说是M个)边沿的边沿EC0的时钟CLK0，将该选出的CLK0作为DIN的采样时钟SCLK输出给后级电路(弹性缓冲器12)。
这样，若按照本实施例，检测数据DIN的边沿ED，根据得到的边沿检测信息从CLK0～CLK4中选择时钟，通过这样的简单的结构可以生成数据DIN的采样时钟SCLK。因此，即使象USB2.0的HS方式那样，DIN是和外部装置的480MHz同步的高速传送数据，也可以生成能对该DIN进行适当的采样的时钟SCLK。
此外，若按照本实施例，如图3A、图3B所示，可以使已生成的采样时钟SCLK的边沿ES位于DIN的边沿之间的正中付近的位置。因此，后级电路(弹性缓冲器12)能充分确保用于保持数据的建立时间和保持时间，可以进一步提高数据接收的可靠性。
此外，若按照本实施形作为为了DIN边沿的检测和SCLK的生成而使用的5相(多相)时钟CLK0～4，有效地利用了包含HSPLL22的VCO的差动输出比较器(反相电路)的输出。因此，不必为了生成CLK0～4而设置别的新电路，故可以谋求电路的小规模化。
1.3HSPLL的详细例图4示出HSPLL22的详细构成例。
该HSPLL22包含相位比较器80、充电泵电路82、滤波电路84、VCO(压控振荡器)86、分频器88等。
这里，相位比较器80将从分频器88来的时钟DCLK4的相位与基准时钟RCLK(例如12～24MHz)进行比较，并输出相位误差信号PUP、PDW(PUP是相位超前信号，PDW是相位滞后信号)。
充电泵电路82根据从相位比较器80来的PUP、PDW进行充电泵工作。更具体一点说，当PUP有效时，进行对滤波电路84包含的电容器的充电工作，当PWP有效时，进行使电容器的放电工作。而且，把由滤波电路84平滑了的控制电压VC加给VCO86。
VCO86根据控制电压，进行振荡频率可变的受控振荡，生成480MHz的时钟QCLK0～4。例如，当控制电压VC变高时，振荡频率也变高，当控制电压VC变低时，振荡频率也变低。
由VCO86生成的时钟QCLK0、1、2、3、4作为CLK0、2、4、1、3，经缓冲器电路BF00～04向外部输出。再有，BF20～23是用于与BF24的负载匹配的伪缓冲器电路。
分频器88经缓冲器电路BF04、BF24对从VCO86输入的时钟QCLK4进行分频(1/N)，再将分频后的时钟DCLK4输出给相位比较器80。
若按照图4那样构成的HSPLL22，可以生成与基准时钟RCLK相位同步了的480MHz的高频时钟CLK4(CLK0～3)。
再有，在图4的HSPLL22中，也可以是不设充电泵电路82的结构。此外，也可以设置电流控制的振荡装置去代替VCO86。
图5示出VCO86的构成例。
该VCO86包含5级(广义地说是奇数级)串联连接的差动输出比较器DCP0～4(广义地说是反相电路)，各DCP0～4的差动输出XQ、Q输入到单端输出比较器SCP0～4(广义地说是缓冲电路)的差动输入I、XI。而且，SCP0～4的输出变成VCO86的输出时钟QCLK0～4。此外，最后级差动输出比较器DCP4的输出经反馈线FLA、FLB(反馈线对)与初级差动输出比较器DCP0的输入连接。此外，当控制电压VC变化时，流过差动输出比较器DCP0～4的电流源的电流发生变化，振荡频率变化。
图6A示出差动输出比较器(差动放大器)DCP0～4的构成例。该差动输出比较器包含栅极与差动输入I、XI连接、漏极与差动输出XQ、Q连接的N型晶体管NT1、NT2和栅极与控制电压VC连接的N型晶体管NT3(电流源)。此外，包含栅极与差动输出Q连接、漏极与差动输出XQ、Q连接的P型晶体管PT1、PT2。
图6B示出差动输出比较器DCP0～4的另一构成例。该差动输出比较器包含栅极与差动输入I、XI连接、漏极与差动输出XQ、Q连接的N型晶体管NT4、NT5和栅极与控制电压VC连接的N型晶体管NT6(电流源)。此外，包含栅极与差动输出Q、XQ连接、漏极与差动输出XQ、Q连接的P型晶体管PT3、PT4及栅极和漏极与差动输出XQ、Q连接的P型晶体管PT5、PT6。
图6B的电路中，变成XQ侧的电路(PT3、PT5、NT4)和Q侧的电路(PT4、PT6、NT5)是同一结构(线对称)的多谐振荡装置型比较器。即构成为，当Q的电位下降时，PT3导通，XQ的电压上升，另一方面，当XQ的电位下降时，PT4导通，Q的电压上升。因此，与图6A的结构相比，可以使差动输出Q和XQ的振幅增大(例如1.4V～3.2V)。
再有，包含在VCO86中的反相电路不限于图6A、图6B所示的差动输出比较器，可以有各种变形实施。
例如，在图7所示的反相电路中，P型晶体管PT7、PT8、N型晶体管NT7、NT8串联连接。而且，流过这些晶体管的电流由与PT7、NT8的栅极连接的控制电压VCQ、VC控制，使其振荡频率可变。
图8示出单端输出比较器SCP0～4的构成例。
该图8的单端输出比较器的差动部包含栅极与差动输入I、XI连接、漏极与节点ND1、ND2连接的N型晶体管NT10、NT11和栅极与基准电压VREF连接的N型晶体管NT12(电流源)。此外，该差动部包含栅极与节点ND2、ND1连接、漏极与节点ND1、ND2连接的P型晶体管PT10、PT11和栅极及漏极与节点ND1、ND2连接的P型晶体管PT12、PT13。
此外，图8的单端输出比较器的输出部包含栅极与节点ND1连接、漏极与单端输出Q连接的P型晶体管PT14和栅极与基准电压VREF连接、漏极与单端输出Q连接的N型晶体管NT13(电流源)。
在以上说明的本实施例中，利用图5的5级差动输出比较器DCP0～4(反相电路)的输出，可得到图2、图3A、图3B中说明过的5相时钟CLK0～CLK4。而且，这些差动输出比较器DCP0～4是VCO86振荡所必须的电路。因此，若这样利用差动输出比较器DCP0～4的输出来生成5相时钟CLK0～CLK4，则不必设置别的新电路来生成CLK0～4，故可以谋求电路的小规模化。
1.4边沿检测电路、时钟选择电路的详细例图9示出边沿检测电路70和时钟选择电路72的详细构成例。
边沿检测电路70包含D触发器DFA0、D触发器DFB0～DFB4(第1～第N保持装置)和检测电路EDET0～EDET4(第1～第N检测装置)。
这里，D触发器DFA0用数据DIN的边沿采样保持信号SQELCH，并输出信号SSQUELCH。
D触发器DFB0(第1保持装置)用时钟CLK0的边沿采样保持数据DIN。同样，DFB1(第2保持装置)用CLK1保持DIN，DFB2(第3保持装置)用CLK2保持DIN，DFB3(第4保持装置)用CLK3保持DIN，DFB4(第5保持装置)用CLK4保持DIN。
而且，检测电路EDET0～4根据D触发器DFB0～DFB4的输出DQ0～DQ4(保持的数据)进行异或运算，检测在时钟CLK0～CLK4的边沿中的任何两个边沿之间是否存在数据DIN的边沿。
更具体一点说，检测电路EDET0(第1检测装置)根据D触发器DFB0、1的输出DQ0、1检测在时钟CLK0、1的边沿间是否存在数据DIN的边沿。同样，EDET1(第2检测装置)根据DFB1、2的输出DQ1、2检测在CLK1、2的边沿间是否存在DIN的边沿。EDET2(第3检测装置)根据DFB2、3的输出DQ2、3检测在CLK2、3的边沿间是否存在DIN的边沿。EDET3(第4检测装置)根据DFB3、4的输出DQ3、4检测在CLK3、4的边沿间是否存在DIN的边沿。EDET4(第5检测装置)根据DFB4、0的输出DQ4、0检测在CLK4、0的边沿间是否存在DIN的边沿。
而且，时钟选择电路72(时钟选择装置)根据检测电路EDET0～4的输出EQ0～4(边沿检测信息)从CLK0～4的时钟中选择某一个时钟，并将选出的时钟作为采样时钟SCLK输出。
图10、图11示出用来说明本实施例的工作的时序波形图。
当用来判别已接收的数据DIN是不是噪声的信号SQUELCH象图10的A1所示那样变成‘1’(逻辑电平，下同)时，利用DIN的下降沿将其保持在图9的D触发器DFA0中，如A2所示，SSQUELCH也变成‘1’。而且，当SSQUELCH变成‘1’时，边沿检测电路70的边沿检测工作被启动。
于是，D触发器DFB0～4利用CLK0～4的上升沿保持数据DIN，并输出图11的B1所示那样的DQ0～4。接着，检测电路EDET0进行DQ0、1的例如异或运算，并输出B2所示那样的EQ0。同样，检测电路EDET1、2、3、4分别进行DQ1、2、DQ2、3、DQ3、4和DQ4、0的异或运算，并输出B3～6所示那样的EQ1～4。
时钟选择电路72根据这些输出EQ0～4判断选择时钟CLK0～4中的哪一个。例如，在图11的B2中，由于已检测出在时钟CLK0、1的边沿间存在数据的边沿，故选择具有离开DIN的边沿例如只有3个(给定的设定数M)边沿的边沿的CLK4(参照图3A)，并作为采样时钟SCLK输出。
该时钟的选择可以通过使时钟选择电路72具有的组合电路(未图示)生成图10所示那样的时钟选择信号CSEL0～4并进行CSEL0～4和CLK0～4的“与”运算来实现。
例如，在图10的A3中，因时钟选择信号CSEL3变成有效(‘1’)，故选择时钟CLK3并作为采样时钟SCLK输出。同样，在A4、A5中，因CSEL2、1变成有效故分别选择CLK2、1作为SCLK输出。
再有，时钟选择电路72的时钟选择工作以表示HSPLL22的相位同步已被锁定的信号PLLLOCKED如图10的A6所示那样变成有效为条件而被启动。
1.5建立时间和保持时间的确保考虑图9的D触发器(保持装置)DFB0～4使用CLK0～CLK4以图12所示那样的时序保持数据DIN的情况。
这时，在图12的C1中，因数据DIN的边沿ED和CLK1的边沿EC1靠近，故用CLK1保持DIN的D触发器FB1(参照图9)的建立时间TS不够长。因此，如图12的C2所示，被保持的数据变成不定，不能确定是‘0’还是‘1’。
但是，这时，在本实施例中，如图12的C3、C4所示，因也选择了具有离开DIN的边沿ED(假定已检测出ED的位置)例如只有3个(M个)边沿的边沿的时钟作为采样时钟SCLK，故可以生成合适的SCLK。即，如图12的C3所示，当选择CLK3作为SCLK时，或如C4所示，当选择CLK4作为SCLK时，可以使SCLK的取入边沿位于DIN的边缘之间的正中位置。因此，后级电路(弹性缓冲器)可以使用该生成的SCLK对DIN进行恰当的采样保持。
在图12中，若设多相时钟CLK0～N(CLK0～4)的周期为T，时钟数为N(＝5)，D触发器(保持装置)的建立时间为TS，保持时间为TH，则T/N＞TS+TH(1)成立。上式(1)变形后，成为N＜T/(TS+TH) (2)或N≤[T/(TS+TH)] (3)再有，在上式(3)中，[X]是不超过X的最大整数。
例如，当假设T＝2.08ns(纳秒)，TS＝TP＝0.4ns时，N≤5。即，这时，若设多相时钟的个数为N≤5，则多相时钟间的建立时间和保持时间不重合。
另一方面，在图13A中，多相时钟CLK0～6的个数比图12增多，变成7个。即，当将HSPLL22(参照图2)内置的反相电路(差动输出比较器)的输出作为多相时钟使用时，为了通过负反馈(环形振荡装置)使VCO振荡，反相电路的级数应为奇数，多相时钟的个数也变成奇数。因此，当多相时钟的个数是比5个大的数时，则该数变成7个。
而且，如图13A所示，当使用7个多相时钟CLK0～6时，有可能不满足上述关系式(1)、(2)、(3)。
例如，在图13A的D1中，因DIN的边沿ED和CLK0的边沿EC0靠近，故用CLK0保持DIN的D触发器DFB0(参照图9)的保持时间TH不够长。因此，如D2所示，被保持的数据变成不定，不能确定是‘0’还是‘1’。
同样，在图13A的D3中，因DIN的边沿ED和CLK1的边沿EC1靠近，故用CLK1保持DIN的DFB1的建立时间TS不够长。因此，如D4所示，被保持的数据变成不定，不能确定是‘0’还是‘1’。
而且，若这样变成‘不定’的点有2个，则不能选择成采样时钟SCLK的合适的时钟。即，在图12中，虽然选择了具有离开DIN的边沿ED例如只有3个边沿的边沿的时钟作为SCLK。但是，在图13中，即使采用这样的选择方法也不能得到合适的SCLK。
因此，为了防止这样的事态发生，希望多相时钟的个数N满足N≤[T/(TS+TH)]的关系式。
另一方面，当使多相时钟的个数比5个减少而成3个(5的下一个奇数)时，则如图13B所示。
这时，若选择具有离开DIN的边沿ED例如只有2个边沿的边沿的时钟作为SCLK，则用图13B的E1选择CLK2，成为用E2选择CLK0。
但是，在图13B中，只能选择具有离开DIN的边沿ED只有2个边沿的边沿的时钟，不能选择具有离开3个或4个边沿的边沿的时钟。因此，存在可选择的时钟的选择分支的范围窄的缺点。
与此相反，在图12中，因可以选择具有离开DIN的边沿ED有2～4个边沿的边沿的时钟，故具有可选择的时钟的选择分支的范围变宽的优点。
因此，为了扩大时钟选择分支的范围，希望多相时钟的个数N在满足关系式N≤[T/(TS+TH)]([X]是不超过X的最大整数)的同时取其中最大的数。即，希望N＝[T/(TS+TH)]。
再有，当图2的HSPLL22包含的反相电路(差动输出比较器)的级数增加时，存在不能确保高的振荡频率的问题。因此，当将HSPLL22的反相电路的输出作为多相时钟CLK0～N利用时，希望在能确保高的振荡频率的范围内把时钟数N设为较大的数。
具体地说，若N＝5，可以选择具有离开DIN的边沿例如有2～4个边沿的边沿的时钟作为采样时钟，作为时钟的选择分支，可以确保足够范围的选择分支。
另一方面，若N＝5，则可以设HSPLL22的反相电路的级数为5级，可以使HSPLL22的VCO(振荡电路)在高的频率上振荡。结果，可以得到高频采样时钟。
1.6时钟的选择当直接使用本实施例的采样时钟生成电路生成的采样时钟SCLK对数据DIN进行采样时，希望如图14A所示，选择边沿位于DIN的边沿正中间附近的时钟作为SCLK。
例如，当如图14A所示那样使用5相时钟CLK0～4时，选择具有离开数据DIN的边沿ED只有3个(M)边沿的边沿的时钟CLK3作为采样时钟SCLK。
这样一来，当后级电路使用采样时钟SCLK来保持数据DIN时，可以确保足够的建立时间和保持时间。
但是，有时，后级电路不直接使用从采样时钟生成电路来的采样时钟SCLK，而使用对SCLK进行了逻辑运算后的时钟‘即SCLK’来保持数据DIN。
这时，如图14B所示，因有对SCLK进行逻辑运算而产生的元件延迟，因此，有时SCLK’的边沿ES’的位置比SCLK的边沿ES的位置延迟。
因此，这时，如图14B所示，考虑信号延迟，而选择具有离开数据DIN的边沿ED例如只有2个边沿的边沿的时钟CLK2作为SCLK。而且，后级电路使用对该SCLK进行了逻辑运算等之后的时钟‘即SCLK’来保持数据DIN。这样一来，后级电路在保持DIN时能确保足够的建立时间和保持时间。
这样，希望离开DIN的边沿ED的边沿个数M可以设定成可随后级电路的结构而变化。
再有，也可以利用延迟元件使DIN延迟再输出给后级电路，以便利用SCLK’对数据DIN恰当地进行采样。
图15示出作为后级电路的弹性缓冲器12的构成例。再有，弹性缓冲器12是包含在图1的HS电路410中的电路，判断电路60、缓冲器64、选择器66是包含在图1的例如数据处理电路400中的电路。
弹性缓冲器12包含数据保持寄存器50(数据保持装置)、数据状态寄存器52(数据状态保持装置)和写入脉冲生成电路(写入脉冲生成装置)54。
这里，数据保持(hold)寄存器50是接受串行数据DIN并将其保持的32位宽的寄存器。
数据状态寄存器52是保持数据保持寄存器50的各位的数据状态的32位宽的寄存器。
写入脉冲生成电路54是生成32位宽的写入脉冲信号WP
并输出给数据保持寄存器50和数据状态寄存器52的电路。
这里，写入脉冲信号WP
是各脉冲按采样时钟SCLK的每32个时钟周期(广义地说是每K个时钟周期)周期地变成有效，同时各脉冲变成有效的期间互相错开一个时钟周期的信号。数据保持寄存器50根据该写入脉冲信号WP
，保持各位数据。同样，数据状态寄存器也根据该写入脉冲信号WP
，保持各位的数据状态。
判断电路60(判断装置)是以由多个位(例如8位)构成的数据单元为单位判断数据保持寄存器50保持的数据是否有效(valid)的电路，按照内置的状态机器62工作。
更具体一点说，判断电路60从数据状态寄存器52接受表示数据保持寄存器50的各数据单元是否有效的4位宽的信号VAL ID
和数据保持寄存器50的溢出时有效的信号OVFLOW。
接着，判断各数据单元是否有效，并向选择器66输出用来选择有效数据单元的信号SEL。此外，向数据状态寄存器52输出用来以数据单元为单位将数据状态寄存器52保持的数据状态清除的信号STRB
。进而，向弹性缓冲器12输出在HS方式下数据包接收结束时变成有效的信号TERM和在HS方式下启动接收工作的信号HSENB。
缓冲器64接受从数据保持寄存器50来的32位宽的并行数据DPA
，向选择器66输出与60MHz时钟PCLK同步且缓冲后的数据DBUF
。
选择器66(输出装置)根据从判断电路60来的信号SEL，从缓冲器64来的数据DBUF
中选择有效数据单元的数据，并作为8位宽的数据DOUT
输出。
在图15的弹性缓冲器12中，数据保持寄存器50的数据保持使用的不是从采样时钟生成电路来的SCLK，而是从写入脉冲生成电路54来的写入脉冲信号WP
。即，使用对SCLK进行了逻辑运算等而生成的WP
来保持数据。因此，如图14A、14B说明的那样，希望在考虑写入脉冲生成电路54的元件延迟后再决定设定数M并选择时钟。
1.7电路配置图16示出图5的反相电路DCP0～4(差动输出比较器)、缓冲电路SCP0～4(单端输出比较器)和图4的缓冲电路BF00～04、BF20～24、BF10～14的配置例。
在图16中，使反相电路DCP0～4沿与反馈线FL(图5的反馈线对FLA、FLB)平行的行LN1(第1行)配置，另一方面，使缓冲电路SCP0～4与FL平行但沿与LN1不同的行LN2(第2行)配置。这样一来，与反相电路DCP0～4和缓冲电路SCP0～4沿同一行配置的方法相比，可缩短反馈线FL的长度，可以减小反馈线FL的寄生电容。因此，可得到高频时钟，同时，可以使多相时钟的相位差(信号延迟值的差)相等(均等)。
此外，在图16中，将反馈线FL配置在反相电路DCP0～4和缓冲电路SCP0～4之间的区域。由此，可以用反馈线FL代替用来连接反相电路DCP4和缓冲电路SCP4的线，可以防止多余的寄生电容附加在反相电路DCP4的输出上。
在图16中，设置伪线DL(DLA0～3、DLB0～3)，同时，将伪线DL和反馈线FL配置在反相电路DCP0～4和缓冲电路SCP0～4之间的区域。由此，可使反相电路DCP0～4输出上的寄生电容相等，可以生成相位差大致相同(信号延迟差)顺次错开的多相时钟。
更具体地说，如图17所示，对各反相电路DCP0～4的输出，设置具有和连接在最后级的反相电路DCP4的输出上的反馈线FLA、FLB(相当图16的FL)的寄生电容相等(包含大致相等的情况)的寄生电容的伪线DLA0～3、DLB0～3(相当图16的DL)。即，与反馈线FLA、FLB平行设置长度和反馈线FLA、FLB(反馈线对)大致相同(粗细也相同)的伪线DLA0～3、DLB0～3(伪线对)。
通过使这样的伪线DLA0～3、DLB0～3与反相电路DCP0～3连接，可以使反相电路DCP0～3的输出上的寄生电容(布线电容)和反相电路DCP4的输出上的寄生电容相等。由此，可以使多相时钟间的相位差相等，可以生成相位差(信号延迟差)大致相同、顺次错开的多相时钟。由此，例如，当利用该多相时钟生成数据采样时钟时，可以最大限度地确保D触发器的建立时间和保持时间。结果，可以防止产生数据采样误差和保持误差，可以生成能合适地对数据进行采样的时钟。
在本实施例中，如图18所示，采样时钟生成电路10(图2的HSDLL电路)使用多相时钟生成电路22(图2的HSPLL)生成的多相时钟CLK0～4(第1～第N时钟)，生成用来对数据DIN进行采样的采样时钟SCLK。
这时，在本实施例中，进行CLK0～4的线的布线，使时钟CLK0～4的线(与图16的缓冲电路BF10～14的输出连接的线)上的寄生电容相等(包含大致相等的情况)。
具体地说，对图18的多相时钟生成电路22侧的CLK0～4的线的布线(H1所示的部分的布线)，例如象图19所示那样进行布线。即，在图19中，将这些线故意弯曲，使多相时钟生成电路22侧的时钟CLK0～4的线的长度相等(包含大致相等)。这样一来，可以保证在直到多相时钟生成电路22的输出端子(图18的H2)的部分中，CLK0～4的线的寄生电容相等。
此外，在本实施例中，对CLK0～4进行布线，使得在图18中从多相时钟生成电路22的输出端子(H2所示的部分)到采样时钟生成电路10的输入端子(H3所示的部分)的部分中，CLK0～4线上的寄生电容相等。即，从该H2到H3的部分中的CLK0～4的长度相等。
进而，在本实施例中，使图18的采样时钟生成电路10侧的CLK0～4的线的布线(例如H4所示的部分)，成为例如象图20所示的那样的布线。
即，在图20中，使从采样时钟生成电路10的输入端子(H3所示的部分)到D触发器DFB0～4(参照图9)的D端子DT0～4的CLK0～4的线的长度相等。
更具体地说，如图20所示，使利用时钟CLK0～4保持数据DIN的D触发器DFB0～4(第1～第N保持电路)沿与CLK0～4的线平行的行LN3配置。
而且，使时钟CLK0～4的线在折返点TPT0～4(第1～第N折返点)向反方向折返后，与D触发器DFB0～4的D端子DT0～4(DFB0～4的输入)连接。这时，在本实施例中，将这些折返点TPT0～4设在对CLK0～4的线寄生的电容相互相等的地方。
这样一来，可以保证采样时钟生成电路10侧的CLK0～4的线的寄生电容相互相等。
特别，若象图20那样，按照在折返点TPT0～4使CLK0～4折返后输入DFB0～4的布线方法，可以使线的折返次数在CLK0～4之间相等(例如折返次数＝1)。由此，可以使CLK0～4的线的寄生电容的差更减小。
2.电子设备其次，说明包含本实施例的数据传送控制装置的电子设备的例子。
例如，图21A示出作为一种电子设备的打印机的内部框图，图22A示出其外观图。CPU(微型计算机)510对整个系统进行控制等。操作部511是用户操作打印机用的。ROM516中存储控制程序和字型等，RAM517作为CPU510的工作区起作用。DMAC518是用于不经CPU510进行数据传送的DMA控制器。显示面板519用来将打印机的工作状态通知给用户。
经USB从个人计算机等其它设备送来的串行打印数据由数据传送控制装置500变换成并行打印数据。接着，CPU510或DMAC518将变换后的并行打印数据送往打印处理部(打印机器)512。在打印处理部512中、对并行打印数据进行指定的处理，利用由打印头等形成的打印部(进行数据的输出处理的装置)514在纸上进行打印输出。
图21B示出作为一种电子设备的扫描仪的内部框图，图22B示出其外观图。CPU520对整个系统进行控制等。操作部521是用户操作扫描仪用的。ROM526中存储控制程序等，RAM527作为CPU520的工作区起作用。DMAC528是DMA控制器。
利用由光源、光电变换器等形成的图像读取部(进行数据的取入处理的装置)522读取原稿的图像，读取的图像数据由图像处理部(扫描装置)524处理。接着，CPU520或DMAC528将处理后的图像数据送往数据传送控制装置500。数据传送控制装置500将该并行图像数据变换成串行数据，并经USB发送给个人计算机等其它设备。
图21C示出作为一种电子设备的CD-RW驱动器的内部框图，图22C示出其外观图。CPU530对整个系统进行控制等。操作部531是用户操作CD-RW用的。ROM536中存储控制程序等，RAM537作为CPU530的工作区起作用。DMAC538是DMA控制器。
利用由激光、电机、光学系统等组成的读取及写入部(进行数据的读取处理的装置或用于进行数据的存储处理的装置)533把从CD-RW532读取的数据输入信号处理部534，进行纠错处理等指定的信号处理。接着，CPU530或DMAC538将进行了信号处理的数据送往数据传送控制装置500。数据传送控制装置500将该并行数据变换成串行数据，并经USB发送给个人计算机等其它设备。
另一方面，从其它设备经USB送来的串行数据由数据传送控制装置500变换成并行数据。接着，CPU530或DMAC538将该并行数据送往信号处理部534。在信号处理部534中，对该并行数据进行指定的信号处理，由读取及写入部533将其存储在CD-RW532中。
再有，在图21A、图21B、图21C中，除CPU510、520、530之外，也可以另外再设置用于数据传送控制装置500的数据传送控制的CPU。
若将本实施例的数据传送控制装置用于电子设备，则可以实现USB2.0中的HS方式下的数据传送。因此，当用户使用个人计算机等发出打印输出的指示时，以少量的延时完成打印。此外，在向扫描仪发出图像取入的指示后，经过很少的延时，用户即可看到读取的图像。此外，可以快速进行从CD-RW读取数据或向CD-RW写入数据。
此外，若将本实施例的数据传送控制装置用于电子设备，可以使用制造成本低的通用半导体处理器来制造数据传送控制装置的IC。因此，可以谋求数据传送控制装置和电子设备的低成本化。此外，因可以减小数据传送控制中高速工作的部分，故可以提高数据传送的可靠性，进而可以提高电子设备的可靠性。
再有，作为能够使用本实施例的数据传送控制装置的电子设备，除上述的之外，还可以考虑例如各种光盘驱动器(CD-ROM、DVD)、磁光盘驱动器(MO)、硬盘驱动器、TV、VTR、摄像机、音响设备、电话机、投影仪、个人计算机、电子笔记本、文字处理机等各种各样的电器设备。
再有，本发明不限于本实施例，在本发明的要则范围内可以进行各种变形实施。
例如，本发明的数据传送控制装置的构成不限于图1所示的构成。
此外，边沿检测装置(边沿检测电路)、时钟选择装置(时钟选择电路)的构成也不限于图7所示的构成。例如，边缘检测装置只要至少能检测出数据的边缘，能向时钟选择装置输出该边沿检测信息即可。
此外，反相电路、缓冲电路、反馈线、虚设线、时钟线的配置方法也不限于图16～图20说明的方法，可以进行与这些同等的变形实施。
此外，多相时钟数N也不限于5个。例如，当制造采样时钟生成电路使用的半导体工艺是最新的工艺时，建立时间TS和保持时间TH都可以短些。因此，这时，可以将时钟数设定得比5更大。
此外，本发明特别希望适用于USB2.0下的数据传送，但并不限于此。本发明也可以适用于例如基于和USB2.0同样思想的标准或发展了USB2.0的标准下的数据传送。
权利要求
1.一种采样时钟生成电路，生成用来对数据进行采样的时钟，其特征在于包含边沿检测装置和时钟选择装置，该边沿检测装置检测在频率相同相位互不相同的第1～第N时钟中的任何两个边沿之间是否存在数据边沿；以及该时钟选择装置根据上述边沿检测装置中的边沿检测信息，从上述第1～第N时钟中选择某个时钟，将该选出的时钟作为采样时钟输出。
2.权利要求1记载的采样时钟生成电路，其特征在于上述边沿检测装置包含使用第1时钟来保持数据的第1保持装置及…使用第J(1＜J＜N)时钟来保持数据的第J保持装置及…使用第N时钟来保持数据的第N保持装置；以及根据第1、第2保持装置保持的数据来检测第1、第2时钟的边沿之间是否存在数据的边沿的第1检测装置及…根据第J、第J+1保持装置保持的数据来检测第J、第J+1时钟的边沿之间是否存在数据的边沿的第J检测装置及…根据第N、第1保持装置保持的数据来检测第N、第1时钟的边沿之间是否存在数据的边沿的第N检测装置，上述时钟选择装置根据上述第1～第N检测装置的边沿检测信息，从上述第1～第N时钟中选择某一个时钟，将该选出的时钟作为采样时钟输出。
3.权利要求2记载的采样时钟生成电路，其特征在于在设上述第1～第N保持装置的建立时间为TS、保持时间为TH、第1～第N时钟的周期为T时，使第1～第N时钟的时钟数N≤[T/(TS+TH)]([X]是不超过X的最大整数)。
4.权利要求3记载的采样时钟生成电路，其特征在于使时钟数N＝[T/(TS+TH)]([X]是不超过X的最大整数)。
5.权利要求1记载的采样时钟生成电路，其特征在于使第1～第N时钟的时钟数N＝5。
6.权利要求3记载的采样时钟生成电路，其特征在于使第1～第N时钟的时钟数N＝5。
7.权利要求4记载的采样时钟生成电路，其特征在于使第1～第N时钟的时钟数N＝5。
8.权利要求1记载的采样时钟生成电路，其特征在于上述时钟选择装置从第1～第N时钟中选择具有离开数据的边沿只有给定的设定数M个边沿的边沿的时钟，并将选出的时钟作为采样时钟输出。
9.权利要求8记载的采样时钟生成电路，其特征在于根据生成的采样时钟将上述设定数M设定为能确保保持数据的装置的建立时间和保持时间的数。
10.一种采样时钟生成电路，生成用来对数据进行采样的时钟，其特征在于包含检测数据的边沿的边沿检测装置和根据上述边沿检测装置中的边沿检测信息，从频率相同相位互不相同的第1～第N时钟中选择某个时钟，将选出的时钟作为采样时钟输出的时钟选择装置，上述边沿检测装置至少包含1个保持装置，利用第1～第N时钟中的某一个时钟来保持数据，当设上述边沿检测装置包含的上述保持装置的建立时间为TS、保持时间为TH、第1～第N时钟的周期为T时，使第1～第N时钟的时钟数N≤[T/(TS+TH)]([X]是不超过X的最大整数)。
11.权利要求10记载的采样时钟生成电路，其特征在于使时钟数N＝[T/(TS+TH)]([X]是不超过X的最大整数)。
12.权利要求10记载的采样时钟生成电路，其特征在于使第1～第N时钟的时钟数N＝5。
13.权利要求11记载的采样时钟生成电路，其特征在于使第1～第N时钟的时钟数N＝5。
14.一种采样时钟生成电路，生成用来对数据进行采样的时钟，其特征在于包含检测数据的边沿的边沿检测装置、和根据上述边沿检测装置中的边沿检测信息，从频率相同相位互不相同的第1～第N时钟中选择某个时钟，将选出的时钟作为采样时钟输出的时钟选择装置，上述时钟选择装置从第1～第N时钟中选择具有离开数据的边沿只有给定的设定数M个边沿的边沿的时钟，并将选出的时钟作为采样时钟输出。
15.权利要求14记载的采样时钟生成电路，其特征在于根据生成的采样时钟将上述设定数M设定为能确保保持数据的装置的建立时间和保持时间的数。
16.权利要求1记载的采样时钟生成电路，其特征在于包含PLL电路，该PLL电路具有振荡频率可变的受控振荡装置，使振荡装置生成的时钟与基准时钟的相位同步，根据上述振荡装置所包含的奇数级的第1～第N反相电路的输出生成上述第1～第N时钟。
17.权利要求10记载的采样时钟生成电路，其特征在于包含PLL电路，该PLL电路具有振荡频率可变的受控振荡装置，使振荡装置生成的时钟与基准时钟的相位同步，根据上述振荡装置所包含的奇数级的第1～第N反相电路的输出生成上述第1～第N时钟。
18.权利要求14记载的采样时钟生成电路，其特征在于包含PLL电路，该PLL电路具有振荡频率可变的受控振荡装置，使振荡装置生成的时钟与基准时钟的相位同步，根据上述振荡装置所包含的奇数级的第1～第N反相电路的输出生成上述第1～第N时钟。
19.权利要求16记载的采样时钟生成电路，其特征在于至少进行上述第1～第N反相电路的配置及上述第1～第N反相电路的输出线的布线之一，使上述第1～第N时钟间的相位差相等。
20.权利要求17记载的采样时钟生成电路，其特征在于至少进行上述第1～第N反相电路的配置及上述第1～第N反相电路的输出线的布线之一，使上述第1～第N时钟间的相位差相等。
21.权利要求18记载的采样时钟生成电路，其特征在于至少进行上述第1～第N反相电路的配置及上述第1～第N反相电路的输出线的布线之一，使上述第1～第N时钟间的相位差相等。
22.权利要求16记载的采样时钟生成电路，其特征在于对上述第1～第N时钟线进行布线，使上述第1～第N时钟线的寄生电容相等。
23.权利要求17记载的采样时钟生成电路，其特征在于对上述第1～第N时钟线进行布线，使上述第1～第N时钟线的寄生电容相等。
24.权利要求18记载的采样时钟生成电路，其特征在于对上述第1～第N时钟线进行布线，使上述第1～第N时钟线的寄生电容相等。
25.一种用来经总线进行数据传送的数据传送控制装置，其特征在于包含权利要求1的采样时钟生成电路、和根据上述采样时钟生成电路生成的采样时钟来保持数据并根据保持的数据进行用于数据传送的给定的处理的电路。
26.一种用来经总线进行数据传送的数据传送控制装置，其特征在于包含权利要求10的采样时钟生成电路、和根据上述采样时钟生成电路生成的采样时钟来保持数据并根据保持的数据进行用于数据传送的给定的处理的电路。
27.一种用来经总线进行数据传送的数据传送控制装置，其特征在于包含权利要求14的采样时钟生成电路、和根据上述采样时钟生成电路生成的采样时钟来保持数据并根据保持的数据进行用于数据传送的给定的处理的电路。
28.权利要求25记载的数据传送控制装置，其特征在于进行以USB(通用串行总线)标准为基准的数据传送。
29.权利要求26记载的数据传送控制装置，其特征在于进行以USB(通用串行总线)标准为基准的数据传送。
30.权利要求27记载的数据传送控制装置，其特征在于进行以USB(通用串行总线)标准为基准的数据传送。
31.一种电子设备，其特征在于包含权利要求25至30任何一项记载的数据传送控制装置、和对经上述数据传送装置及上述总线传送的数据进行输出处理、取入处理或存储处理的装置。
全文摘要
本发明的目的在于提供一种既能高频工作又能在采样时确保建立时间等的采样时钟生成电路和数据传送控制装置等。采样时钟生成电路10包含边沿检测电路70和时钟选择电路72,边沿检测电路70检测在频率相同相位互不相同的时钟CLK0～4的边沿中的任何两个边沿之间是否存在由USB2.0HS方式传送的数据DIN的边沿,时钟选择电路72根据边沿检测信息,从CLK0～4时钟中选择某个时钟,将其作为采样时钟SCLK输出。当设边沿检测电路70具有的D触发器的建立时间为TS、保持时间为TH、时钟周期为T时,使多相时钟的个数N≤[T/(TS+TH)]([X]是不超过X的最大整数)。选择具有离开数据DIN的边沿只有设定数M个边沿的边沿的时钟作为SCLK。
文档编号H04L7/02GK1350234SQ0113851
公开日2002年5月22日 申请日期2001年10月19日 优先权日2000年10月19日
发明者神原义幸 申请人:精工爱普生株式会社