专利名称：小时延跳频处理器的制作方法
技术领域：
本实用新型涉及一种无线通信抗干扰设备，特别是一种无线通信抗干扰用的跳频处理器。
通信电子对抗已从单台设备的对抗发展到网系对抗。作为通信电子防御的无线通信网络要求每个无线链路的时延小，否则会造成语音通信的回声、信令传输效率低以及指挥自动化的实时性差等问题；而跳频数据处理又会引入固有的时延。但现有无线通信网络的各单台设备中的用于抗干扰的跳频处理器，都具有较大的时延，在各单台设备进行工作时，其影响还不很明显，但发展到网系工作时就会产生上述问题。
本实用新型的目的就是为了解决上述问题，提供一种能远远满足网系工作时小时延要求的小时延跳频处理器。
本实用新型的技术解决方案一种小时延跳频处理器，它由发送电路和接收电路组成，其中，发送电路由存贮单元、定时器、锁相环、缓冲器和中央处理器CPU组成；接收电路由存贮单元、定时器、锁相环、数字相关器和共用中央处理器CPU组成，其特征在于发送电路和接收电路均由两个存贮单元，发送电路的两存贮单元的数据输入端通过发送输入转换开关接待处理的业务数据信号，两存贮单元的时钟输入端及定时器和锁相环的时钟输入端均接与待处理业务数据信号同步的外接时钟信号，两存贮单元的锁相时钟输入端均与锁相环的输出相连，锁相环的输出同时与缓冲器的时钟输入端相连，两存贮单元的输出端通过发送输出转换开关接缓冲器的数据输入口，定时器的输出端分别与发送输入输出转换开关的控制端相连，缓冲器的并行数据输入口与中央处理器CPU并行数据输出口相连，缓冲器的输出送出发送数据，通过发送信道送至发送天线；接收电路的两存贮单元的数据输入端通过接收输入转换开关与接收信道的解调数据信号相连，两存贮单元的时钟输入端及定时器和锁相环的时钟输入端均接与解调数据信号同步的外接时钟信号，两存贮单元的锁相时钟输入端和缓冲器输入时钟均与锁相环的输出相连，接收信道的解调数据信号和与其同步的外接时钟信号分别与数字相关器的数据输入端和时钟输入端相连，相关器的并行数据输入口与CPU的并行数据输出口相连，相关器的跳频同步标志输出端分别与两存贮单元的清零端和定时器的清零端相连，两存贮单元的输出端通过接收输出转换开关接缓冲器的数据输入端，定时器的输出端分别与接收输入、输出转换开关的控制端相连，缓冲器的并行数据输入口与中央处理器CPU的并行数据输出口相连，缓冲器的输出送出业务数据通过接收通道到用户终端。
本实用新型将发送电路和接收电路的单一存贮单元均改为双存贮单元，并可根据需要进行动态切换，协调进行工作，采用了一种新型的基于“自助餐”原理的极小时延跳频数据处理技术，突破了传统跳频处理时延的限制，接近理论值，解决了入野战网、消除回声以及提高野战网信令传输效率和指挥自动化的实时性等问题。经部队试用，其野战通信网运行良好，保证了集团军组网的需要。
以下结合附图对本实用新型作进一步说明。
图1是本实用新型发送电路的原理框图。
图2是本实用新型接收电路的原理框图。
图3是本实用新型的电原理图。
如图1、2，本实用新型的小时延跳频处理器由发送电路和接收电路组成，其中，发送电路由存贮单元、定时器、锁相环、缓冲器和中央处理器CPU组成；接收电路由存贮单元、定时器、锁相环、数字相关器和共用中央处理器CPU组成，本实用新型的特点是，发送电路和接收电路均由两个存贮单元(FIFO)1、2和3、4，发送电路的两存贮单元1、2的数据输入端通过发送输入转换开关K1接待处理的业务数据信号，两存贮单元1、2的时钟输入端及定时器1和锁相环1的时钟输入端均接与待处理业务数据信号同步的外接时钟信号，两存贮单元1、2的锁相时钟输入端均与锁相环1的输出相连，锁相环1的输出同时与缓冲器1的时钟输入端相连，两存贮单元1、2的输出端通过发送输出转换开关K2接缓冲器1的数据输入口，定时器1的输出端分别与发送输入输出转换开关K1、K2的控制端相连，缓冲器1的并行数据输入口与中央处理器CPU并行数据输出口相连，缓冲器1的输出送出发送数据，通过发送信道送至发送天线，即缓冲器1同时接收开关K2来的业务数据和CPU插入数据，在锁相时钟的作用下送出发送数据到发送天线；接收电路的两存贮单元3、4的数据输入端通过接收输入转换开关K3与接收信道的解调数据信号相连，两存贮单元3、4的时钟输入端及定时器2和锁相环2的时钟输入端均接与解调数据信号同步的外接时钟信号，两存贮单元3、4的锁相时钟输入端和缓冲器2输入时钟均与锁相环2的输出相连，接收信道的解调数据信号和与其同步的外接时钟信号分别与数字相关器的数据输入端和时钟输入端相连，相关器的并行数据输入口与CPU的并行数据输出口相连，相关器的跳频同步标志输出端分别与两存贮单元3、4的清零端和定时器2的清零端相连，两存贮单元3、4的输出端通过接收输出转换开关K4接缓冲器2的数据输入端，定时器2的输出端分别与接收输入、输出转换开关K3、K4的控制端相连，缓冲器2的并行数据输入口与中央处理器CPU的并行数据输出口相连，缓冲器2的输出送出业务数据通过接收通道到用户终端，即缓冲器2同时接收开关K4来的业务数据和CPU插入数据，在锁相时钟的作用下送出业务数据到用户终端。
本实用新型突破了很多常规的跳频设计思想，采用了一些超常规设计，在跳频处理时延问题上实现了大的跨越。为了使换频时间内不丢失信息，要对数据流分别进行打包、压缩和拆包、解压处理，两种处理均需要一个数据存贮过程，该过程所需要的时间，成为跳频处理的时延。根据数据平衡数学关系式和工程处理的方便，传统的收、发存贮各需要N个跳周期(N≥1)。根据经典跳频设计理论，N的最小值为N＝1，对应250跳/秒的跳速，一跳周期为4ms，则单向收、发共8ms，而野战通信网为了提高网络信令传输效率和指挥自动化的实时性以及消除多跳无线接力通信时的链路回声，要求一个无线链路收、发跳频时延总和为＜3ms，按传统跳频设计理论已不能解决这一问题，这是前人没有做过的事，风险大。而本实用新型则在维持数据平衡的条件下，打破N≥1且为整数的限制，采用一种基于“自助餐”原理的极小时延跳频数据处理技术，不按跳进行数据存贮，而是按需要将数据分成长度不等的小数据包进行处理，终于解决了野战通信网的这一难题。经实际系统测试，收、发时延总和为1.7ms(含调制解调)，远远满足小时延要求。
本实用新型中，发送电路和接收电路可以采用分立的集成器件组成，也可采用大规模的可编程逻辑器件D402(型号可为EPF10K50)构成，如图3所示，它同时包含了发送电路和接收电路中除共用CPU之外的所有各单元，其内部连接分别与其框图连接相同，其各单元与共用CPU的连接通过可编程逻辑器件D402的对应输入输出端口与CPU相连，连接结构与其框图连接相同。
本实用新型的工作过程如下当本实用新型的小时延跳频处理器加电后，+5V经过电容C401、电感L401、电容C403组成的π型滤波电路滤波后变成直流电源VCC供CPU等电路工作，再经电压变换器D404(型号可为MAX604)变成3.3V电压供可编程逻辑器件D402工作。CPU选用F206DSP，其工作时钟由晶振B401提供，RP401、RP402为CPU各控制信号上拉电阻，插座JP401为CPU程序下载口。可编程逻辑器件D402选用EPF10K50，其配置片D412选用EPC1PC8，当加电后，其配置片D412将发送电路和接收电路的存贮单元、定时器、锁相环、相关器、缓冲器等逻辑功能自动配置到可编程逻辑器件D402，在CPU的协调下进行工作。D408为小时延跳频处理器与收、发信道之间各数据、时钟信号的驱动隔离器(型号可为74HC245)，用以保证本实用新型收、发信道之间的数据传输的可靠性。
权利要求1.一种小时延跳频处理器，它由发送电路和接收电路组成，其中，发送电路由存贮单元、定时器、锁相环、缓冲器和中央处理器CPU组成；接收电路由存贮单元、定时器、锁相环、数字相关器和共用中央处理器CPU组成，其特征在于发送电路和接收电路均由两个存贮单元，发送电路的两存贮单元的数据输入端通过发送输入转换开关接待处理的业务数据信号，两存贮单元的时钟输入端及定时器和锁相环的时钟输入端均接与待处理业务数据信号同步的外接时钟信号，两存贮单元的锁相时钟输入端均与锁相环的输出相连，锁相环的输出同时与缓冲器的时钟输入端相连，两存贮单元的输出端通过发送输出转换开关接缓冲器的数据输入口，定时器的输出端分别与发送输入输出转换开关的控制端相连，缓冲器的并行数据输入口与中央处理器CPU并行数据输出口相连，缓冲器的输出送出发送数据，通过发送信道送至发送天线；接收电路的两存贮单元的数据输入端通过接收输入转换开关与接收信道的解调数据信号相连，两存贮单元的时钟输入端及定时器和锁相环的时钟输入端均接与解调数据信号同步的外接时钟信号，两存贮单元的锁相时钟输入端和缓冲器输入时钟均与锁相环的输出相连，接收信道的解调数据信号和与其同步的外接时钟信号分别与数字相关器的数据输入端和时钟输入端相连，相关器的并行数据输入口与CPU的并行数据输出口相连，相关器的跳频同步标志输出端分别与两存贮单元的清零端和定时器的清零端相连，两存贮单元的输出端通过接收输出转换开关接缓冲器的数据输入端，定时器的输出端分别与接收输入、输出转换开关的控制端相连，缓冲器的并行数据输入口与中央处理器CPU的并行数据输出口相连，缓冲器的输出送出业务数据通过接收通道到用户终端。
2.按权利要求1所述的小时延跳频处理器，其特征在于所述发送电路和接收电路可或采用分立的集成器件组成，或采用大规模的可编程逻辑器件D402构成，它同时包含了发送电路和接收电路中除共用中央处理器CPU之外的所有各单元，其内部连接分别与权利要求1中的连接相同，其各单元与共用CPU的连接通过可编程逻辑器件D402的对应输入输出端口与CPU相连，连接结构亦与权利要求1中的连接相同。
专利摘要本实用新型涉及一种无线通信抗干扰用的跳频处理器种小时延跳频处理器,它由发送电路和接收电路组成,其中,发送电路由存贮单元、定时器、锁相环、缓冲器和中央处理器CPU组成;接收电路由存贮单元、定时器、锁相环、数字相关器和共用中央处理器CPU组成,发送电路和接收电路均由两个存贮单元。本实用新型将发送电路和按收电路的单一存贮单元均改为双存贮单元,并可根据需要进行动态切换,协调进行工作,采用了一种新型的基于“自助餐”原理的极小时延跳频数据处理技术,效果十分理想。
文档编号H04K3/00GK2468229SQ01219978
公开日2001年12月26日 申请日期2001年5月8日 优先权日2001年5月8日
发明者姚富强, 陈建忠, 李永贵, 张锁敖, 杨德保, 李士起 申请人:中国人民解放军总参谋部第六十三研究所