实时频率自适应跳频控制器的制作方法

文档序号:7971910阅读:345来源:国知局
专利名称:实时频率自适应跳频控制器的制作方法
技术领域
本实用新型涉及一种无线通信抗干扰设备,特别是一种无线通信抗干扰用的实时频率自适应跳频控制器。
实时频率自适应跳频通信是军事抗干扰通信技术研究近年来一直追求的目标,目前国内其它跳频通信系统中还没有类似的实时频率自适应跳频技术应用报道;国外虽有类似装备,但大都是基于提前空闲信道搜索(FCS)的算法,实时性差、实用性不理想。
本实用新型的目的就是为了解决上述问题,提供一种实时性好、实用性理想的实时频率自适应跳频控制器。
本实用新型的技术解决方案一种实时频率自适应跳频控制器,其特征在于它主要由组织发送单元、接收解码单元、中央处理器CPU、图案发生器、参数保持单元、接口等部分组成,其中组织发送单元由发送移位寄存器、发送比特计数器、运算电路、数据分路器、发缓冲器、发送计数器、数据/信令合路器、控制信号合路器、发送先入先出存储器组成,发送移位寄存器和比特计数器的输入端分别连接发群路数据和发群路时钟,发送移位寄存器的并行输出连接到数据分路器的数据输入口,发送比特计数器的脉冲输出端连接到数据分路器的写信号输入口,发送比特计数器的并行输出与运算电路的并行输入端相连,数据分路器的并行数据输出端分别与发缓冲器的数据端和数据/信令合路器的数据输入端相连,数据分路器的控制输出端接控制信号合路器的一个输入端,发缓冲器的数据输出端和数据/信令合路器的另一数据输入端接中央处理器CPU的数据总线,数据/信令合路器的输出接发送先入先出存储器的并行数据输入端,控制信号合路器的另一输入端接外部控制信号,控制信号合路器的输出分别接发送先入先出存储器的写信号输入端和发送计数器的计数输入端,发送计数器的输出与运算电路的输入端相连;接收处理单元由接收移位寄存器、接收比特计数器、延时电路、数据/信令分路器、信令解码池、接收计数器、数据合路器、接收先入先出存储器组成,接收移位寄存器和比特计数器的输入端分别接收再生数据和收再生时钟,接收移位寄存器的并行输出接数据/信令分路器的输入,接收比特计数器的脉冲输出端连到数据/信令分路器的写信号输入口,接收比特计数器的并行输出接延时电路的数据输入端,延时电路的输出端接数据/信令分路器控制输入端,数据/信令分路器的数据输出分别与信令解码池的数据端和数据合路器的一个数据输入端相连,数据/信令分路器的控制输出端分别与接收计数器和与门的输入相连,信令解码池的数据输出端和数据合路器的另一数据输入端接中央处理器CPU的数据总线,数据合路器的输出接接收先入先出存储器的并行数据输入端,与门的另一输入端接外部写控制信号,与门的输出与接收先入先出存储器的写信号输入端相连,接收计数器的输出接延时电路的一个脉冲输入端,延时电路的另一脉冲输入端接收同步启动信号;上述组织发送单元、接收解码单元中的发缓冲器、发送先入先出存储器、信令解码池、接收先入先出存储器共用系统的工作时钟,CPU的地址总线和数据总线分别连接到跳频图案发生器PRG和参数保持单元的各相应输入端。
本实用新型采用实时频率自适应处理方法,不基于FCS方法,可在十分恶劣的干扰条件下,自动地实时地适应干扰环境,在实时性和抗干扰性等方面具有明显优势,属国际先进。本实用新型突破了常规的跳频设计思想,采用了实时频率自适应跳频算法,解决了同时抵抗跟踪干扰和严重阻塞干扰的问题,技术先进,实时性强,通信无损伤,综合抗干扰效果显著,具有开创性,综合水平优于国外同类设备。
以下结合附图对本实用新型作进一步说明。


图1是本实用新型的原理框图。
图2是本实用新型的电原理图。
如图1,本实用新型主要由组织发送单元、接收解码单元、中央处理器CPU、图案发生器、参数保持单元、接口等部分组成,其突出之处在于突破了传统的以“跳”为基本单位组织和处理数据和信息,实现了完全实时的频率自适应闭环系统。其核心部分主要由组织发送和接收处理两部分组成,其中组织发送单元由发送移位寄存器、发送比特计数器、运算电路、数据分路器、发缓冲器、发送计数器、数据/信令合路器、控制信号合路器、发送先入先出存储器(FIFO)等组成,发送移位寄存器和比特计数器的输入端分别连接发群路数据和发群路时钟,发送移位寄存器的并行输出连接到数据分路器的数据输入口,发送比特计数器的脉冲输出端连接到数据分路器的写信号输入口,将其每周产生的脉冲信号送到数据分路器,发送比特计数器的并行输出与运算电路的并行输入端相连,数据分路器的并行数据输出端分别与发缓冲器的数据端和数据/信令合路器的数据输入端相连,数据分路器的控制输出端接控制信号合路器的一个输入端,发缓冲器的数据输出端和数据/信令合路器的另一数据输入端接中央处理器CPU的数据总线,数据/信令合路器的输出接发送先入先出存储器的并行数据输入端,控制信号合路器的另一输入端接外部控制信号,控制信号合路器的输出分别接发送先入先出存储器的写信号输入端和发送计数器的计数输入端,发送计数器的输出与运算电路的输入端相连。
接收处理单元由接收移位寄存器、接收比特计数器、延时电路、数据/信令分路器、信令解码池、接收计数器、数据合路器、接收先入先出存储器(FIFO)等组成,接收移位寄存器和比特计数器的输入端分别接收再生数据和收再生时钟,接收移位寄存器的并行输出接数据/信令分路器的输入,接收比特计数器的脉冲输出端连到数据/信令分路器的写信号输入口,将其每周产生的脉冲信号送到数据/信令分路器,接收比特计数器的并行输出接延时电路的数据输入端,延时电路的输出端接数据/信令分路器控制输入端,数据/信令分路器的数据输出分别与信令解码池的数据端和数据合路器的一个数据输入端相连,数据/信令分路器的控制输出端分别与接收计数器和与门的输入相连,信令解码池的数据输出端和数据合路器的另一数据输入端接中央处理器CPU的数据总线,数据合路器的输出接接收先入先出存储器的并行数据输入端,与门的另一输入端接外部写控制信号,与门的输出与接收先入先出存储器的写信号输入端相连,接收计数器的输出接延时电路的一个脉冲输入端,延时电路的另一脉冲输入端接收同步启动信号;上述组织发送单元、接收解码单元中的发缓冲器、发送先入先出存储器、信令解码池、接收先入先出存储器共用系统的工作时钟,用以同步整个系统的数据吞吐。CPU的地址总线和数据总线分别连接到跳频图案发生器PRG和参数保持单元的各相应输入端。接口电路提供标准接口,将系统其他部分送来的业务数据、勤务信息、场强和功率的传感信息送往CPU。
该系统除CPU、跳频图案发生器PRG、参数保持单元NVRAM、接口电路等之外,其核心部分是组织发送单元和接收处理单元,这两部分可以采用分立的元件或分立集成电路组成,也可采用超大规模的现场可编程器件FPGA(型号可为EPF10K50)实现,如图2,其内部连接结构分别与其原理框图相同,发送单元和接收处理单元的各组成电路与外部CPU、跳频图案发生器PRG、参数保持单元NVRAM及接口电路的连接通过可编程逻辑器件FPGA的对应输入输出端口相连,其连接结构与原理框图连接结构相同。
本实用新型主要是用于解决无线通信网络在严重电子干扰环境下的抗干扰和组网等重大问题。采用了超大规模在线可编程技术和目前国际上主推的CPU芯片,加上接口简单,因而具有很强的可移植性、可扩展性和可生产生,可方便地扩展功能和移植到其他双工、微波、UHF以及群路通信设备,以形成高水平的通信抗干扰装备系列。由于本实用新型是针对抗敌意和自然两方面干扰而设计的,因此可广泛应用于军用和民用通信设备。
本实用新型解决了常规跳频、常规直扩等抗干扰体制无法解决的问题,因为常规跳频技术虽具有一定的抗跟踪干扰能力,相比于传统的定频通信有一定的优势;但抗阻塞式干扰的能力很弱,不能兼顾抗跟踪和抗阻塞两种干扰的能力。而敌方又常采用阻塞和跟踪两种干扰策略,且民用频点迅速增加,对军用通信也形成了很强的点频干扰和阻塞干扰的效果。针对敌方干扰无线通信网的策略和民用频点形成严重干扰的现状,本实用新型必须能同时抵抗阻塞干扰(含严重的民用无线电干扰)和跟踪干扰,。特别是在群路跳频条件下,数据速率高,每跳有数千比特的信息量,一跳受干扰都会造成大量的误码。所以,阻塞干扰对群路跳频的破坏性更大。必须采用实时频率自适应跳频算法,突破常规跳频处理增益的限制,追求自适应处理对系统的实际增益,根据干扰情况,动态修改跳频频率集。
本实用新型的实时频率自适应跳频算法有两个原则一是无损伤性,即频率自适应算法不对通信效果造成额外损伤,系统能感知和自动寻找“安全通道”,当前频率表中只要有一个频率未被干扰,系统都能无损伤地工作。频率自适应处理的动态范围为极限值(n-1)(假定跳频频率集是n个频率点),保证了在不增加功率的条件下,系统能提供强有力的抗阻塞干扰能力,彻底打破了敌方“三分之一频段干扰”策略。二是实时性,国外自适应跳频通信设备大都采用空闲信道搜索(FCS)算法,它是先搜索空闲信道,组成频率表,然后再建立跳频通信,但在跳频过程中遇到干扰时则无法处理,系统不能工作时又重新搜索信道。这种算法简单,但实时性差,干扰严重时,系统在“搜索—通信”两种状态之间来回倒换,不稳定。而本实时频率自适应跳频算法克服了实时性差的不足,其机理是在跳频通信的过程中,实时进行频率自适应处理,实时检测被干扰信道和寻找干扰空隙,即保证系统实时地工作在无干扰信道或干扰较弱的信道上,只有在当前频率表全部被压制时,才自动进入新的自适应处理过程,保证了抗阻塞干扰能力;同时频率又在随机快速跳变,保证了抗跟踪干扰能力。试验表明,当>90%的频点受干扰时,自适应平均处理时间约2∽4秒。当常规跳频误码率为1E-2左右时,启动实时频率自适应跳频功能后,误码率明显降到1E-6数量级甚至更低;当干扰严重,常规跳频无法工作时,自适应跳频仍可使系统达到无干扰时的水平,获得了巨大的频率自适应处理的系统增益,表现出强有力的抗干扰效果,这是传统的跳频处理增益和设计方法所无法达到的。
本实用新型的工作过程如下当本实用新型的实时频率自适应跳频控制器加电后,+5V经过电容C401、电感L401、电容C403—C424组成的π型滤波电路滤波后变成直流电源VCC供CPU、跳频图案发生器PRG、参数保持单元NVRAM、接口电路等电路工作,再经电压变换器D404(型号可为MAX604)变成3.3V电压供可编程逻辑器件FPGA工作。CPU选用F206DSP,其工作时钟由晶振B401提供,RP401、RP402为CPU各控制信号上拉电阻,插座JP401为CPU程序下载口。可编程逻辑器件FPGA选用EPF10K50,其配置片D412选用EPC1PC8,当加电后,其配置片D412将其中组织发送单元和接收处理单元的发送移位寄存器、发送比特计数器、运算电路、数据分路器、发缓冲器、发送计数器、数据/信令合路器、控制信号合路器、发送先入先出存储器和接收移位寄存器、接收比特计数器、延时电路、数据/信令分路器、信令解码池、接收计数器、数据合路器、接收先入先出存储器等逻辑功能自动配置到可编程逻辑器件FPGA,在CPU的协调下进行工作。D406(型号可为8251)、D408—D411(型号可为74HC245)为实时频率自适应跳频控制器与收、发信道之间各数据、信令和传感信息接口的驱动隔离器,用以保证本实用新型收、发信道之间的数据、信令和传感信息传输的可靠性。
业务数据的跳频传输从用户终端送来的发群路数据和时钟经发送移位寄存器和比特计数器的串并变换后经数据分路器后可以有两个去向,一个去向是送往发缓冲器,等待处理,另一个去向是经过数据/信令合路器与自适应信息(令)合路进入发送FIFO,在“发时钟”的同步作用下吐出打包后的数据和信息,经发送通道发送出去,这样就完成了数据的发送。数据接收处理数据接收通道来的再生数据和时钟经接收处理部分的接收移位寄存器和比特计数器的串并变换后,通过数据/信令分路器的分离,业务数据则经过数据合路器进入接收FIFO保存,并在接收时钟的同步作用下向用户终端送出解跳复原后的业务数据。
自适应信令的组织和传输跳频工作开始后,从接收通道来的再生数据和时钟经接收移位寄存器和比特计数器的串并变换后经数据/信令分路器的分离,信令的自适应信息进入信令解码池,数据则经过数据合路器进入接收FIFO。在信令解码池中,与CPU的软件工件相结合,完成自适应信令的解码、提取,结合CPU通过接口电路获得的有关的传感信息和命令,确认当前使用频率的受干扰程度,并编辑形成新的自适应命令、探测码元等信息,通过CPU的数据总线传输,在组织发送部分的数据/信令合路器里与组织好的业务数据合路,送往发送FIFO,在“发时钟”的同步作用下吐出打包后的数据和信息,经发送通道发送出去。
权利要求1.一种实时频率自适应跳频控制器,其特征在于它主要由组织发送单元、接收解码单元、中央处理器CPU、图案发生器、参数保持单元、接口等部分组成,其中组织发送单元由发送移位寄存器、发送比特计数器、运算电路、数据分路器、发缓冲器、发送计数器、数据/信令合路器、控制信号合路器、发送先入先出存储器组成,发送移位寄存器和比特计数器的输入端分别连接发群路数据和发群路时钟,发送移位寄存器的并行输出连接到数据分路器的数据输入口,发送比特计数器的脉冲输出端连接到数据分路器的写信号输入口,发送比特计数器的并行输出与运算电路的并行输入端相连,数据分路器的并行数据输出端分别与发缓冲器的数据端和数据/信令合路器的数据输入端相连,数据分路器的控制输出端接控制信号合路器的一个输入端,发缓冲器的数据输出端和数据/信令合路器的另一数据输入端接中央处理器CPU的数据总线,数据/信令合路器的输出接发送先入先出存储器的并行数据输入端,控制信号合路器的另一输入端接外部控制信号,控制信号合路器的输出分别接发送先入先出存储器的写信号输入端和发送计数器的计数输入端,发送计数器的输出与运算电路的输入端相连;接收处理单元由接收移位寄存器、接收比特计数器、延时电路、数据/信令分路器、信令解码池、接收计数器、数据合路器、接收先入先出存储器组成,接收移位寄存器和比特计数器的输入端分别接收再生数据和收再生时钟,接收移位寄存器的并行输出接数据/信令分路器的输入,接收比特计数器的脉冲输出端连到数据/信令分路器的写信号输入口,接收比特计数器的并行输出接延时电路的数据输入端,延时电路的输出端接数据/信令分路器控制输入端,数据/信令分路器的数据输出分别与信令解码池的数据端和数据合路器的一个数据输入端相连,数据/信令分路器的控制输出端分别与接收计数器和与门的输入相连,信令解码池的数据输出端和数据合路器的另一数据输入端接中央处理器CPU的数据总线,数据合路器的输出接接收先入先出存储器的并行数据输入端,与门的另一输入端接外部写控制信号,与门的输出与接收先入先出存储器的写信号输入端相连,接收计数器的输出接延时电路的一个脉冲输入端,延时电路的另一脉冲输入端接收同步启动信号;上述组织发送单元、接收解码单元中的发缓冲器、发送先入先出存储器、信令解码池、接收先入先出存储器共用系统的工作时钟,CPU的地址总线和数据总线分别连接到跳频图案发生器PRG和参数保持单元的各相应输入端。
2.按权利要求1所述的实时频率自适应跳频控制器,其特征在于所述组织发送单元和接收处理单元或采用分立的元件或分立集成电路组成,或采用超大规模的现场可编程器件FPGA构成,其内部连接结构与权利要求1中的连接相同,发送单元和接收处理单元的各组成电路与外部CPU、跳频图案发生器PRG、参数保持单元NVRAM及接口电路的连接通过可编程逻辑器件FPGA的对应输入输出端口相连,其连接结构亦与权利要求1中的连接相同。
专利摘要本实用新型涉及一种无线通信抗干扰用的实时频率自适应跳频控制器,它主要由组织发送单元、接收解码单元、中央处理器CPU、图案发生器、参数保持单元、接口等部分组成,其中组织发送单元由发送移位寄存器、发送比特计数器、运算电路、数据分路器、发缓冲器、发送计数器、数据/信令合路器、控制信号合路器、发送先入先出存储器组成;接收处理单元由接收移位寄存器、接收比特计数器、延时电路、数据/信令分路器、信令解码池、接收计数器、数据合路器、接收先入先出存储器组成。
文档编号H04K3/00GK2468230SQ01219979
公开日2001年12月26日 申请日期2001年5月8日 优先权日2001年5月8日
发明者姚富强, 陈建忠, 李永贵, 张锁敖, 杨德保, 李士起 申请人:中国人民解放军总参谋部第六十三研究所
网友询问留言 已有0条留言
  • 还没有人留言评论。精彩留言会获得点赞!
1