专利名称：Apon系统中媒体访问控制接口数据的传送方法及电路的制作方法
技术领域：
本发明涉及一种媒体接入控制技术，更确切地说是涉及一种在ATM无源光网络(PON)系统(APON)中，完成媒体访问控制(MAC)信息传送的方法及电路。特别适于在完成MAC信息传送的专用集成电路(ASICAplicationSpecific Integrated Circuit)设计中使用。
现有的ATM无源光网络系统的媒体访问控制(MAC)接口实现方案，是利用中央处理器(CPU)通过通用微处理器接口(MPI)来读写MAC接口数据的，原有的接口只是简单实现数据传输的普通接口，而且只能满足窄带MAC的带宽，其最大的缺点是无法满足系统对速度及实时性的要求。APON作为共享媒体的接入网络，需要采用媒体访问控制(MAC)协议来协调各终端对媒体的读写与控制，随着系统工作速度及工作频率的提高，对于MAC数据实时性操作方面的要求也随之提高。如在宽带APON系统中，对MAC信息的实时性就有相当高的要求，需要根据下行用户数量实时性进行系统带宽的动态调整，如果还采用原有的CPU通过通用微处理器接口(MPI)的写入方式，则无法满足宽带APON系统的这一需要，因而直接关系到APON系统的产品开发。
发明内容
本发明的目的是设计一种APON系统中媒体访问控制接口数据的传送方法及电路，在MAC接口技术中，通过采用硬件及其硬件写入方式来实现MAC接口数据的传送、实现MAC信息的写入读出，以满足系统对实时性方面越来越高的要求，特别适用于APON系统MAC接口的专用集成电路(ASIC)设计。
实现本发明目的的技术方案是这样的，一种APON系统中媒体访问控制接口数据的传送方法，其特征在于至少设置一串/并转换模块和主、备随机存取存储器(RAMa、RAMb)，在输入的数据使能信号(EnIn)有效时将串行数据(Din)转换为片内并行数据(Dout)，并根据串行数据的信元头信号(SocIn)生成与并行数据的各位数据对应的地址信号，将片内并行数据写入主或备随机存取存储器中，和在输入的主或备随机存取存储器指示信号(RamRd)有效时，从主或备随机存取存储器的相应地址中读出媒体访问控制(MAC)数据(RdDout)；将来自APON系统的最新媒体访问控制(MAC)数据的优先级设置为最高，采取在读主随机存取存储器(RAMa)时写备随机存取存储器(RAMb)，和在读备随机存取存储器(RAMb)时写主随机存取存储器(RAMa)的无缝更新媒体访问控制(MAC)数据的方法。
还包括，由系统的中央控制单元通过通用微处理器接口写入微时隙信元长度数据(Minislot_length)；根据输入的数据使能信号(EnIn)和串行数据的信元头信号(SocIn)生成信元长度数据信号(CellLength)；比较上述两个长度数据信号，在比较不一致时向系统的中央控制单元输出媒体访问控制数据错误的信号和读后清零信号，和在系统的中央控制单元读后返回读后清零寄存器信号将读后清零寄存器清零，比较器输出的媒体访问控制数据错误的信号持续保持至下一次比较结果产生。
所述的串并转换，还包括利用模8计数器输出信号和信元长度数据信号进行信元定界和产生所述的地址信号；所述的信元长度信号是由信元计数器根据输入的数据使能信号(EnIn)和串行数据的信元头信号(SocIn)计算生成的。
所述的在读主随机存取存储器时写备随机存取存储器，和在读备随机存取存储器时写主随机存取存储器进一步包括在备随机存取存储器(RAMb)写完成，同时又有新的媒体访问控制(MAC)数据需要写入时，写没有被读操作的主随机存取存储器(RAMa)，和在主随机存取存储器(RAMa)读时继续重写备随机存取存储器(RAMb)；在主随机存取存储器(RAMa)写完成，同时又有新的媒体访问控制(MAC)数据需要写入时，写没有被读操作的备随机存取存储器(RAMb)，和在备随机存取存储器(RAMb)正被读数据时继续重写主随机存取存储器(RAMa)。
所述的在读主随机存取存储器时写备随机存取存储器，和在读备随机存取存储器时写主随机存取存储器进一步包括完成读备随机存取存储器(RAMb)后，又有读媒体访问控制(MAC)数据指令时，当正在写主随机存取存储器(RAMa)或者主随机存取存储器(RAMa)已经被读空时，继续读备随机存取存储器(RAMb)；完成读主随机存取存储器(RAMa)后，又有读媒体访问控制(MAC)数据指令时，当正在写备随机存取存储器(RAMb)或者备随机存取存储器(RAMb)已经被读空时，继续读主随机存取存储器(RAMa)；在备随机存取存储器(RAMb)已经写满一个微时隙(Minislot)的媒体访问控制(MAC)数据且没有重新再写时，就读备随机存取存储器(RAMb)。
实现本发明目的的技术方案还是这样的，一种APON系统中媒体访问控制接口电路，其特征在于至少包括一串/并转换模块、一随机存取存储器(RAM)读/写控制器和主随机存取存储器(RAMa)及备随机存取存储器(RAMb)；串/并转换模块在输入数据使能信号(EnIn)有效时将输入的串行数据(Din)转换为片内并行数据(Dout)，送主随机存取存储器(RAMa)或备随机存取存储器(RAMb)，串/并转换模块并利用串行数据的信元头信号(SocIn)及输入数据使能信号(EnIn)产生与并行数据的各位数据相对应的片内RAM写地址信号(Addr)至随机存取存储器读/写控制器，由随机存取存储器读/写控制器根据片内RAM写地址信号(Addr)、片内数据使能信号(EnOut)、外来的读RAM指示信号(RamRD)生成读主随机存取存储器(RAMa)或备随机存取存储器(RAMb)的地址及使能信号(Raddr、REn)，和写主随机存取存储器(RAMa)或备随机存取存储器(RAMb)地址及使能信号(Waddr、WEn)，由主或备随机存取存储器(RAMa、RAMb))输出读出的媒体访问控制(MAC)数据。
还包括一模8计数器和一信元计数器，分别与所述的串/并转换模块连接，信元计数器根据输入数据使能信号(EnIn)和串行数据的信元头信号(SocIn)计算生成片内信元长度信号，控制所述的串/并转换模块，生成所述的片内数据使能信号(EnOut)和将串行数据信号(Din)转换成片内8位并行数据信号(Dout)。
还包括一比较器、一媒体访问控制(MAC)长度寄存器和一读后清零寄存器；比较器一端连接根据输入数据使能信号(EnIn)和串行数据的信元头信号(SocIn)生成的片内信元长度信号(CellLength)，比较器另一端连接由媒体访问控制(MAC)长度寄存器输出的微时隙信元长度信号(Minislot_length)，该微时隙信元长度信号(Minislot_length)是由所述系统的中央处理器通过通用微处理器接口写入的；比较器在两输入端信号比较不一致时向系统的中央处理器及读后清零寄存器输出媒体访问控制(MAC)错误信号(MacErr)，并由读后清零寄存器向系统的中央处理器输出读后清零信号(MacErrReg)，和在系统的中央处理器读后向读后清零寄存器输入中央处理器读后清零信号(Clr)。
本发明通过采用主备随机存取存储器(RAM)，和采用数据单向流动方法来实现数据高速、实时地传送，还通过增加检错与报错机制以提高设计的完备性，同时，本发明为了节省芯片的管脚，还给出了在MAC接口芯片原有结构基础上，增加时钟(ClkIn)、串行数据(Din)、数据使能信号(EnIn)和信元头(SocIn)等4个管脚。
本发明的硬件MAC接口的技术方案、用主备RAM实现读写MAC数据的技术方案、无缝更新MAC信息的技术方案、让数据单向流动来实现无缝更新MAC信息的技术方案，以及实现MAC接口检错和报错功能的技术方案是本发明的技术关键。
本发明实现了在APON系统中高速有效地传送MAC控制信息的功能，解决了APON系统中的实时控制问题。
为画图简单起见，在
图1时序中，假设MAC数据信元长度为8比特，并行数据宽度为2位(实际的并行数据宽度应为8位，因此在图2的接口结构中，使用模8计数器来实现相应的功能)。
如图中所示，来自ASIC片外的输入串行数据Din，在MAC接口内部，首先根据片外送来的指示串行有效数据开始的串行数据的信元头信号SocIn，和片外送来的数据使能信号EnIn完成串并转换，成为2位片内并行数据Dout，如ba、dc、fe、hg…所示，并根据片外送来的指示串行有效数据开始的串行数据的信元头SocIn信号，生成与并行数据对应的片内RAM的写地址Addr和片内数据使能的有效指示信号EnOut，分别用作片内写主RAM与备RAM时的写地址和写使能信号。其中0地址对应于输出的第一个并行数据ba，1地址对应于输出的第二个并行数据dc，2地址对应于输出的第三个并行数据fe，3地址对应于输出的第四个并行数据hg，…。
从图中还可以看到，根据片外送来的指示串行有效数据开始的串行数据的信元头信号SocIn和片外送来的数据使能信号EnIn，在MAC接口内部将产生信元长度数据信号，与通过通用微处理器接口(MPI)写入寄存器里的信元长度数据信号进行比较，如果输入数据长度与SocIn信号或者EnIn信号不对应，那么将产生输入的MAC数据有错误的告警信号MacErr，和产生MacErr的读后清(寄存器)0信号MacErrReg，而MacErr信号和MacErrReg信号，将送往系统的中央处理器(CPU)模块，MAC接口则根据CPU送来的读后清0信号Clr来清0。
结合参见图2，是实现图1波形的硬件原理性结构。所设计的电路芯片2主要包括模8计数器(Module 8 Counter)21、串/并(S/P)转换模块22、RAM读写控制器(Read/Write Control)23、由两个随机存储存贮器RAMa、RAMb组成的随机存储存贮器24、信元计数器(Cell Counter)25、比较器(Comparator)26、MAC长度寄存器(MAC Length register)27和读后清0(Clear after Read)寄存器28。
图中，片内信号Addr、Enout、ClkOut、和Dout分别是由串/并转模块22产生的片内RAM写地址、片内数据使能、片内输出时钟、和片内输出并行数据。前两个信号Addr、Enout送至RAM读写控制器23，后两个信号ClkOut、Dout送至RAM24，其中ClkOut还送至RAM读写控制器23。片内信号Raddr、WAddr、WEn、Ren分别是由RAM读写控制器23输出的RAM读地址，RAM写地址，RAM写使能，和RAM读使能信号。RamRd是由片外送至RAM读写控制器23的读RAM指示。RdDout是从RAM24读出的MAC数据，送往系统中相应的控制电路。
由CPU指定的微时隙(Minislot)信元长度数据储存在MAC长度寄存器27中，MAC长度寄存器27输出该微时隙长度信号(Minislot_length)至比较器26一端，信元计数器25根据SocIn和EnIn信号计算出的信元长度信号(CellLength)送至比较器26另一端，信元计数器25输出的信元长度信号(CellLength)还送至串/并变换器22。上述电路模块设计，主要完成两大验证功能1.由EnIn信号指示的数据长度是否与由CPU指定的微时隙信元长度一致；2.信元计数器25根据送来的EnIn信号和SocIn信号来判断EnIn信号的开始是否与SocIn信号一致。即当检测到SocIn信号有效时，检测EnIn信号是否有效，如果EnIn信号无效，表示从片外送来的SocIn信号可能是毛刺或者是无效信号。
串/并转换模块22用于将串行数据Din转换成8位并行数据，EnIn信号的作用是保证在有有效数据时进行转换，并在模8计数器21和信元计数器25的控制下进行转换，以保证串并转换后的字节不错位。同时，串/并转换模块22，利用串行数据Din的信元头SocIn信号和EnIn信号产生对应于数据的地址Addr，即与并行数据的第一个数据对应的地址为0，与第二个数据对应的地址为1，依此类推。
由于微时隙数据(Minislot)的长度是不确定的，而在信元定界和产生地址时又需要微时隙(Minislot)的长度，可以采用由软件通过CPU接口将这个长度写入芯片内部的MAC长度寄存器27中的方式，也可通过SocIn和EnIn信号生成。为了确保送入的EnIn和SocIn信号的正确性，在设计中采用比较器26对由信元计数器25根据EnIn和SocIn信号生成的微时隙(Minislot)信元长度，与CPU通过通用微处理器接口(MPI)写入的微时隙(MinislotZ)长度进行比较，以保证写入数据信号的正确性。
比较器26根据比较验证结果将产生MacErr信号和通过读后清0寄存器28产生MacErrReg信号，如果验证结果正确，MacErr和MacErrReg信号均为“0”，如果验证结果错位，则MacErr和MacErrReg信号均为“1”，MacErr信号将一直保持直到出现下次验证结果，而MacErrReg信号送给CPU接口，CPU读后将输出Clr信号对读后清0寄存器28清0。
在MAC接口中，为了保证所读出的RoDout数据为最新，采用了无缝更新MAC数据的设计，即对由APON系统送来的最新MAC数据设置最高优先级，通过采用主备RAM，即RAMa、RAMb的方式来完成。RAM的长度保证在主RAM里面可以写满一个最大的微时隙(Minislot)信元，在备RAM里面也可以写满一个最大的微时隙(Minislot)信元。主备RAM读写控制逻辑的具体操作包括读RAMa时则写RAMb；读RAMb时则写RAMa。
如果RAMb写完成，同时又有新的MAC数据需要写入，在RAMa没有被读操作时就写RAMa；在RAMa正在被读数据时就继续重新写RAMb。类似地，如果RAMa写完成，同时又有新的MAC数据需要写入，在RAMb没有被读操作时就写RAMb，在RAMb正在被读数据时就继续重新写RAMa。
如果RAMb读完成，同时系统又发读MAC数据指令，在RAMa没有被写满一个微时隙(Minislot)的MAC数据即正在写RAMa时，或者RAMa已经被读空时，就继续读RAMb；如果RAMa已经写满一个微时隙(Minislot)的MAC数据，而且没有重新再写，那么就读RAMa。
类似地，如果RAMa读完成，同时系统又发读MAC数据指令，在RAMb没有被写满一个微时隙(Minislot)信元的MAC数据，即正在写RAMb或者RAMb已经被读空，那么就继续读RAMa；在RAMb已经写满一个微时隙(Minislot)的MAC数据，而且没有重新再写时就读RAMb。
本发明的技术方案经在APON系统的相关产品中试用，证明完全能满足系统功能及性能要求。
权利要求
1.一种APON系统中媒体访问控制接口数据的传送方法，其特征在于至少设置一串/并转换模块和主、备随机存取存储器(RAMa、RAMb)，在输入的数据使能信号(EnIn)有效时将串行数据(Din)转换为片内并行数据(Dout)，并根据串行数据的信元头信号(SocIn)生成与并行数据的各位数据对应的地址信号，将片内并行数据写入主或备随机存取存储器中，和在输入的主或备随机存取存储器指示信号(RamRd)有效时，从主或备随机存取存储器的相应地址中读出媒体访问控制(MAC)数据(RdDout)；将来自APON系统的最新媒体访问控制(MAC)数据的优先级设置为最高，采取在读主随机存取存储器(RAMa)时写备随机存取存储器(RAMb)，和在读备随机存取存储器(RAMb)时写主随机存取存储器(RAMa)的无缝更新媒体访问控制(MAC)数据的方法。
2.根据权利要求1所述的一种APON系统中媒体访问控制接口数据的传送方法，其特征在于还包括，由系统的中央控制单元通过通用微处理器接口写入微时隙信元长度数据(Minislot_length)；根据输入的数据使能信号(EnIn)和串行数据的信元头信号(SocIn)生成信元长度数据信号(CellLength)；比较上述两个长度数据信号，在比较不一致时向系统的中央控制单元输出媒体访问控制数据错误的信号和读后清零信号，和在系统的中央控制单元读后返回读后清零寄存器信号将读后清零寄存器清零，比较器输出的媒体访问控制数据错误的信号持续保持至下一次比较结果产生。
3.根据权利要求1所述的一种APON系统中媒体访问控制接口数据的传送方法，其特征在于所述的串并转换，还包括利用模8计数器输出信号和信元长度数据信号进行信元定界和产生所述的地址信号；所述的信元长度信号是由信元计数器根据输入的数据使能信号(EnIn)和串行数据的信元头信号(SocIn)计算生成的。
4.根据权利要求1所述的一种APON系统中媒体访问控制接口数据的传送方法，其特征在于所述的在读主随机存取存储器时写备随机存取存储器，和在读备随机存取存储器时写主随机存取存储器进一步包括在备随机存取存储器(RAMb)写完成，同时又有新的媒体访问控制(MAC)数据需要写入时，写没有被读操作的主随机存取存储器(RAMa)，和在主随机存取存储器(RAMa)读时继续重写备随机存取存储器(RAMb)；在主随机存取存储器(RAMa)写完成，同时又有新的媒体访问控制(MAC)数据需要写入时，写没有被读操作的备随机存取存储器(RAMb)，和在备随机存取存储器(RAMb)正被读数据时继续重写主随机存取存储器(RAMa)。
5.根据权利要求1所述的一种APON系统中媒体访问控制接口数据的传送方法，其特征在于所述的在读主随机存取存储器时写备随机存取存储器，和在读备随机存取存储器时写主随机存取存储器进一步包括完成读备随机存取存储器(RAMb)后，又有读媒体访问控制(MAC)数据指令时，当正在写主随机存取存储器(RAMa)或者主随机存取存储器(RAMa)已经被读空时，继续读备随机存取存储器(RAMb)；完成读主随机存取存储器(RAMa)后，又有读媒体访问控制(MAC)数据指令时，当正在写备随机存取存储器(RAMb)或者备随机存取存储器(RAMb)已经被读空时，继续读主随机存取存储器(RAMa)；在备随机存取存储器(RAMb)已经写满一个微时隙(Minislot)的媒体访问控制(MAC)数据且没有重新再写时，就读备随机存取存储器(RAMb)。
6.一种APON系统中媒体访问控制接口电路，其特征在于至少包括一串/并转换模块、一随机存取存储器(RAM)读/写控制器和主随机存取存储器(RAMa)及备随机存取存储器(RAMb)；串/并转换模块在输入数据使能信号(EnIn)有效时将输入的串行数据(Din)转换为片内并行数据(Dout)，送主随机存取存储器(RAMa)或备随机存取存储器(RAMb)，串/并转换模块并利用串行数据的信元头信号(SocIn)及输入数据使能信号(EnIn)产生与并行数据的各位数据相对应的片内RAM写地址信号(Addr)至随机存取存储器读/写控制器；由随机存取存储器读/写控制器根据片内RAM写地址信号(Addr)、片内数据使能信号(EnOut)、外来的读RAM指示信号(RamRD)生成读主随机存取存储器(RAMa)或备随机存取存储器(RAMb)的地址及使能信号(Raddr、REn)，和写主随机存取存储器(RAMa)或备随机存取存储器(RAMb)地址及使能信号(Waddr、WEn)，由主或备随机存取存储器(RAMa、RAMb))输出读出的媒体访问控制(MAC)数据。
7.根据权利要求6所述的一种APON系统中媒体访问控制接口电路，其特征在于还包括一模8计数器和一信元计数器，分别与所述的串/并转换模块连接，信元计数器根据输入数据使能信号(EnIn)和串行数据的信元头信号(SocIn)计算生成片内信元长度信号，控制所述的串/并转换模块，生成所述的片内数据使能信号(EnOut)和将串行数据信号(Din)转换成片内8位并行数据信号(Dout)。
8.根据权利要求6所述的一种APON系统中媒体访问控制接口电路，其特征在于还包括一比较器、一媒体访问控制(MAC)长度寄存器和一读后清零寄存器；比较器一端连接根据输入数据使能信号(EnIn)和串行数据的信元头信号(SocIn)生成的片内信元长度信号(CellLength)，比较器另一端连接由媒体访问控制(MAC)长度寄存器输出的微时隙信元长度信号(Minislot_length)，该微时隙信元长度信号(Minislot_length)是由所述系统的中央处理器通过通用微处理器接口写入的；比较器在两输入端信号比较不一致时向系统的中央处理器及读后清零寄存器输出媒体访问控制(MAC)错误信号(MacErr)，并由读后清零寄存器向系统的中央处理器输出读后清零信号(MacErrReg)，和在系统的中央处理器读后向读后清零寄存器输入中央处理器读后清零信号(Clr)。
全文摘要
本发明涉及一种APON系统中媒体访问控制(MAC)接口数据的传送方法及电路，可满足系统对速度及实时性方面的要求，特别适用于APON系统MAC接口的专用集成电路设计。电路包括串并转换模块、模8计数器、信元计数器、比较器、RAM读写控制器、MAC长度寄存器、读后清0寄存器和主、备RAM。本发明采用硬件及其硬件写入方式来实现MAC接口数据的高速、实时地传送；利用主、备RAM实现读写MAC接口数据及其数据单向流动无缝更新MAC信息；还采取了MAC接口的检错和报错技术。在输入的数据使能信号有效时将串行数据转换为片内并行数据，并根据信元头信号生成对应的地址信号；将片内并行数据写入主或备RAM中，和在读指示信号有效时，从主或备RAM中读出MAC数据。
文档编号H04L29/10GK1433161SQ02100028
公开日2003年7月30日 申请日期2002年1月8日 优先权日2002年1月8日
发明者胡灵博 申请人:华为技术有限公司