专利名称：视频装置,特别是视频解码器,及其存储控制过程的制作方法
技术领域：
本发明涉及一种视频装置，特别是视频解码器，以及用于控制这样的装置的过程。
背景技术：
为视频装置提供解码器电路，如MPEG(Moving Picture ExpertsGroup活动图片专家组)解码器，用于从视频数字流中产生可由显示器使用的视频信号，如CVBS(Composite Video Broadcast Signal复合视频广播信号)信号或RGB(红绿蓝三基色)信号，已经众所周知。这样的解码器电路使用所谓的视频RAM(随机存取存储器)保存要处理的数据，以便解压缩MPEG流。
通常，视频装置还包括OSD电路(On-Screen Display在屏幕显示)，用于产生并发送图像到显示器，这些图像被叠加在由解码器电路输出的视频序列上；这些图像通常是具有图形的菜单。
OSD电路也需要RAM以产生和处理图形，即OSD图像。
发明内容
本发明的目的是，提供一种视频装置，它具有解码器电路及具有缩减了存储空间的存储结构的OSD电路，并因而还包括根据该视频装置的操作模式来控制该存储结构的过程。
本发明提供一种视频装置，具有数字解码器，具有第一存储器，在内部总线上，并通过主总线连接到OSD电路和第二存储器，该视频装置包括实现在第一和第二存储器之间的DMA传输的部件。
最好，CPU连接到主总线，第二存储器为CPU所用。可能的情况下，第一存储器是视频RAM(Video RAM)，而第二存储器是CPU RAM。
在可能的实施方式中，数字解码器被连接到数字前端。
本发明还提供了用于控制视频装置的过程，该视频装置具有数字解码器，其具有第一存储器，在内部总线上，并通过主总线连接到OSD电路和第二存储器，该过程包括实现在第一和第二存储器之间的DMA传输的步骤。
所述步骤如下发出对OSD电路的请求，要求使用多于给定的第二存储器的空间；实现从第二存储器到第一存储器的DMA传输。
进一步还可能包括如下步骤发出对OSD电路的请求，要求使用第一存储器中的数据；通过DMA传输将数据从第二存储器复制到第一存储器；实现DMA传输，将请求的数据从第一存储器传送到第二存储器。
以下将结合附图1对本发明进行描述，图1所示为按照本发明的视频装置。图1所示的视频装置为卫星解码器2。其中只示出了对理解本发明必要的部分。
具体实施例方式
天线3从卫星接收至少表示一个视频序列的信号。解码器2的输入端接收由天线3传输的信号，并将其送至主要由调谐器和解调器构成的数字前端4。由天线信号数字前端产生MPEG流，它由MPEG解码器6转换为CVBS信号。为了将MPEG流解压缩，MPEG解码器6通过数据总线被连接到视频RAM 8。
另一方面，卫星解码器2还具有OSD电路12，用于根据CPU 14的指令产生要叠加在CVBS信号上的图像(以下将称之为图形)。要显示的图形在Scart连接器上用表示何时显示该图形的点的快白(fast blanking)信号FB进行RGB编码。
CPU 14和OSD电路12通过公共数据总线16共享一个RAM，称之为CPU RAM 10。MPEG解码器6也连接到该公共总线16上。
视频RAM 8和CPU RAM 10可以通过MPEG解码器6用DMA(直接存储器存取)的方式在公共总线16上交换数据。但需注意的是，从CPU 14并不能直接访问视频RAM 8。
该系统根据不同的配置(操作模式)，须处理三种不同的对OSD相适应的存储器大小-配置1视频被显示当显示动画时，OSD可用的理想的最小RAM空间应能以CLUT4(彩色查找表，其中1像素＝4位)模式存储262144像素，即需要131072字节存储空间。
-配置2静态图片被显示当显示静态图片时，OSD可用RAM空间可以扩展到CLUT4模式下的996148像素，即需要448074字节存储空间。
-配置3既非视频亦非静态图片在不显示动画及静态图片时，全部视频RAM都应为OSD可用，即大约有1.9MB存储空间。
CPU RAM 10具有2MB(兆字节)容量。
软件在调度程序起动之前在CPU RAM 10中占据1.25MB。这样只有750KB留给系统和OSD缓冲储备(pool)。150KB的系统储备足以保证所述软件健壮而有效地发挥功能。这样在CPU RAM中就只有600KB留给OSD储备。
当视频运行时(配置1)，在视频RAM 8中有112KB自由存储空间。配置2在视频RAM 8中留下457KB可用存储空间，而当不运行视频及静态图片时(配置3)，几乎整个视频RAM 8都是可用的，大约为1.9MB。
在配置1和2中，CPU RAM 10中的600KB可用存储器足以满足以上所述的理想OSD尺寸。
配置3要求1.9MB存储器，多于CPU RAM 10中可用的600KB。在配置3中，CPU RAM 10包含两个当前在CPU RAM中使用的缓冲器中所显示的缓冲器，为2*207360＝414720字节(两个CLUT4模式全屏缓冲器，一个被显示，一个在使用中)。另一个缓冲器存储在视频RAM 8中。当一个缓冲器不再被显示或被使用时，通过DMA传输实现给视频RAM 8。当存储在视频RAM 8中的缓冲器须被显示或使用时，通过DMA传输将其加载到CPURAM。利用这一机制，视频RAM 8起着CPU RAM 10的高速缓冲存储器的作用。
因此根据OSD的配置定义了四种不同的状态-状态1视频(视频运行)-状态2静态(静态图片运行)-状态3OSD RAM CPU(只分配在622080字节范围内运行的OSD)-状态4OSD RAM视频(只分配超过622080字节运行的OSD)状态1，2和3相对与通常的存储器映射，其中全部OSD缓冲器都位于CPU RAM中。状态4相对于可将全部视频RAM用于OSD缓冲器的存储器映射。
状态1，2和状态3由OSD电路12的驱动程序以同样的方式进行管理，因为所有被分配的OSD缓冲器都在CPU RAM 10中。在状态1，2和状态4之间不可能发生直接变换，因为在状态4中，视频RAM被OSD所用，而不供静态图片或视频所用。在进入状态4之前先变换为状态3是强制性的。因此，OSD驱动程序必须处理视频RAM 8的时间，只是在状态3和状态4之间转换的时间。
当应用程序通过调用OSD_credisplay功能请求驱动程序建立新的显示时，以及当在CPU RAM 10中分配给OSD显示的总的空间(在调用OSD_credisplay之后)超过CPU RAM 10中可用的622080字节时，从状态3转到状态4。在这种情况下，视频RAM 8被激活。在视频RAM中将建起一个1.9MB的储备，所有存储在CPU RAM中的OSD缓冲器都将被传输到视频RAM中，显示描述符也相应地被更新，而被显示的缓冲器和工作缓冲器将留在CPU RAM中。
当应用通过调用OSD_free_display功能请求驱动程序实现显示时，以及当分配给OSD显示的总的空间(在调用OSD_free_display之后)在498074字节(相对于静态图片模式所需的空间)以内时，从状态4转到状态3。在这种情况下，视频RAM 8被实现并不再被OSD驱动程序使用。然后所有视频RAM8中的OSD缓冲器将被传输至CPU RAM 10，显示描述符相应地被更新，而在视频RAM 8中的储备将被删除。
当处于状态4时，视频RAM 8被用作OSD的高速缓冲存储器。对OSD区域及缓冲器的管理使用已在使用的同一结构。唯一不同的是，在CPU RAM10中存储在OSD缓冲器控制块中的缓冲器地址在状态4中对应于视频RAM8的地址，而在状态1，2和3中则对应于CPU RAM 10的地址。为了有助于将视频RAM 8作为高速缓冲存储器进行管理，使用了内部数组结构，它对16个显示缓冲器及当前控制的缓冲器的每一个包含了其缓冲器ID、在CPU RAM 10中的地址、在视频RAM中的地址、大小及指向缓冲器描述符的指针。
在控制或显示视频RAM 8中的OSD缓冲器之前，驱动程序将首先将其从视频RAM 8传至CPU RAM 10。当被显示的或当前被控制的缓冲器不再被使用，并被另一缓冲器取代时，驱动程序将其实现给视频RAM(即，将其从CPU RAM 10传给视频RAM 8)。在两种情况下，所述数组结构都相应地被更新。
权利要求
1.一种视频装置具有数字解码器(6)，它具有第一存储器(8)，在内部总线上，并与OSD电路(12)以及第二存储器(10)通过主总线相连，所述视频装置包括实现在第一存储器(8)和第二存储器(10)之间的DMA传输的部件。
2.如权利要求1所述的视频装置，其中，CPU(14)被连接到主总线。
3.如权利要求2所述的视频装置，其中，所述第二存储器(10)被CPU(14)使用。
4.如权利要求1至3中任一项所述的视频装置，其中，所述第一存储器是视频RAM(8)，且其中所述第二存储器是CPU RAM(10)。
5.如权利要求1至4中任一项所述的视频装置，其中，所述数字解码器(6)被连接到数字前端(4)。
6.一种用于控制视频装置的过程，其中所述视频装置具有数字解码器(6)，其具有第一存储器(8)，在内部总线上，并与OSD电路(12)以及第二存储器(10)通过主总线相连，包括实现在第一存储器(8)和第二存储器(10)之间的DMA传输的步骤。
7.如权利要求6所述的过程，包括如下步骤发出对OSD电路(12)的请求，要求使用多于第二存储器(10)中的给定空间；实现从第二存储器(10)到第一存储器(8)的DMA传输，
8.如权利要求7所述的过程，还包括如下步骤发出对OSD电路(12)的请求，要求使用第一存储器(8)中的数据；通过DMA传输将数据从第二存储器(10)复制到第一存储器(8)；实现将请求的数据从第一存储器(8)传送到第二存储器(10)的DMA传输。
全文摘要
本发明涉及一种视频装置,具有数字解码器(6),它具有第一存储器(8),在内部总线上,并与OSD电路(12)以及第二存储器(10)通过主总线相连,所述视频装置包括实现在第一存储器(8)和第二存储器(10)之间的DMA传输的部件。本发明还涉及控制这样的视频装置的过程。
文档编号H04N5/44GK1374802SQ0210679
公开日2002年10月16日 申请日期2002年3月8日 优先权日2001年3月9日
发明者埃杜阿特·里茨, 丹尼尔·克罗伊索特, 丹尼尔·费伊 申请人:汤姆森特许公司