一种串口防吊死电路的制作方法

文档序号:7853358阅读:512来源:国知局
专利名称:一种串口防吊死电路的制作方法
技术领域
本实用新型涉及异步串行通信,具体地说,涉及在CPU的异步串行通信控制器(SCCserial communication controller)的数据发送端串行发送数据时串口防吊死电路。
采用异步串行通信进行数据传输时,经常使用串行总线形式,一般为一点对多点的主从串口,一个主节点,其余为从节点。
当主节点与从节点之间的串口以总线方式相连时,各从节点共享一条发送总线。它们之间的串口通信协议如下每次通信均由主节点发起,首先以广播的方式向所有的从节点发送一个通信地址,各个从节点据此地址确定其是否为此次通信的目标节点,确定目标节点后,目标节点与主节点进行通信。它们的通信采用应答的方式,主节点发送一个问信息,在规定的时间里从节点应回送应答信息。通信中每个字节的数据传输均遵循前述的异步串口数据传输协议。
当使用串行总线通信时,由于所有从节点的发送端全部挂在同一条总线上,正常情况下,只有一个从节点的发送端发送数据。当主节点或从节点没有数据发送时,通常是发送高电平,维持串行总线为高;但是如果其中任一个从节点发生故障,固定发送低电平,将会将这条总线一直拉低,其他从节点将不能再使用这条总线了,一个从节点损坏将可能吊死整条总线,即发生所谓总线吊死现象,严重影响到数据的正常传输,以及整个系统的正常运行。因此,必须对串口发送端进行防吊死的控制。
本实用新型通过以下技术方案实现一种串口防吊死电路,位于CPU的异步串行通信控制器的数据发送端与串行总线之间,该电路至少包括用于计时的定时电路、用于控制异步串行通信控制器的数据发送端与总线连接状态的逻辑控制电路;异步串行通信控制器的数据发送端连接至所述定时电路的启动计时端;定时电路的串口输出控制端、异步串行通信控制器的数据发送端连接至所述用于控制异步串行通信控制器的数据发送端与总线连接状态的逻辑控制电路的输入端;来自外部的独立时钟信号送至定时电路的时钟信号端;所述的用于控制异步串行通信控制器的数据发送端与总线连接状态的逻辑控制电路的输出端连接至串行总线。
较佳地,所述的定时电路至少包括下降沿检测模块、计数器模块;其中,异步串行通信控制器的数据发送端连接至下降沿检测模块的检测端,下降沿检测模块的输出信号连至控制计数器模块启动的信号端,计数器模块的串口输出控制端、异步串行通信控制器的数据发送端连接至所述用于控制异步串行通信控制器的数据发送端与总线连接状态的逻辑控制电路的输入端;来自CPU的复位信号分别连接至下降沿检测模块的复位端、计数器模块的复位端;所述的时钟信号连至计数器模块的时钟计数端。
较佳地,所述的定时电路为集成定时器电路;其中,异步串行通信控制器的数据发送端连接至集成定时器的低触发端(TR),异步串行通信控制器的数据发送端、集成定时器的输出端(OUT)连接至逻辑电路输入端;集成定时器的低触发端(TR)通过一逻辑开关电路与集成定时器的放电端(DIS)相连。
较佳地,所述的用于控制异步串行通信控制器的数据发送端与总线连接状态的逻辑控制电路至少包括逻辑门电路、集电极开路电路组成;其中,逻辑门电路的输入端分别连接至定时电路的串口输出控制端、异步串行通信控制器的数据发送端,逻辑门电路的输出端与集电极开路电路的输入端相连,集电极开路电路的输出端与串行总线相连。
较佳地,所述的用于控制异步串行通信控制器的数据发送端与总线连接状态的逻辑控制电路为三态门逻辑电路,三态门电路的控制端与所述定时电路的串口输出控制端相连,三态门的输入端与所述异步串行通信控制器的数据发送端相连,三态门的输出端连接至串行总线。
其中,所述逻辑门电路为或非门逻辑电路。
所述集电极开路电路是三极管集电极开路电路。
所述的下降沿检测模块、计数器模块、逻辑门电路由可编程逻辑器件实现。
所述逻辑开关电路至少包括非门逻辑电路、三极管,非门逻辑电路的输入端连接至异步串口数据发送端,非门逻辑电路的输出端连接至三极管的基极,三极管的集电极连接至集成定时器的放电端。
所述的集成定时器为555集成定时器。
本实用新型通过串口防吊死电路的定时电路,在串口数据发送期间,定时电路给数据开一个时间窗,使其长度比一个字节的传输时间稍微长一点,可以设置为比一个字节多3位,在正常情况下保证数据正确地发送出去;在没有数据发送期间,电路关闭串口,由于采用了集电极开路方式,输出可以为高阻状态。即使CPU死机,在没有数据发出时,CPU的异步串行通信控制器SCC经过防吊死电路后,其发送端仍然会被关闭,集电极对外输出高电平或高阻状态。因此采用这种防吊死电路不会把串口总线吊死而影响串口总线的通信,与不加此电路的串行总线相比较,可以大大提高串口通信系统的稳定性和可靠性。
参见图3所示,图3为本实用新型串口防吊死电路示意图。该串口防吊死电路位于CPU的异步串行通信控制器的数据发送端与串行总线之间,该电路至少包括用于计时的定时电路、用于控制异步串行通信控制器的数据发送端与总线连接状态的逻辑控制电路;异步串行通信控制器的数据发送端连接至所述定时电路的启动计时端;定时电路的串口输出控制端、异步串行通信控制器的数据发送端连接至所述用于控制异步串行通信控制器的数据发送端与总线连接状态的逻辑控制电路的输入端;时钟信号送至定时电路的时钟信号端;用于控制异步串行通信控制器的数据发送端与总线连接状态的逻辑控制电路的输出端连接至串行总线。
参见图4,图4为本实用新型实施例1中采用可编程逻辑实现框图。其中,定时电路至少包括下降沿检测模块、计数器模块;用于控制异步串行通信控制器的数据发送端与总线连接状态的逻辑控制电路为逻辑门电路、集电极开路电路;异步串行通信控制器的数据发送端(Scc_txd)连接至下降沿检测模块的检测端,下降沿检测模块产生的输出信号作为计数器模块的计数启动信号送至计数器模块,计数器模块的串口输出控制端(Txd_ctrl)、异步串行通信控制器的数据发送端连接至逻辑门电路输入端,该逻辑门电路为一或非门,或非门的输出端(Cpld_scc_txd)连至构成集电极开路电路中三极管的基极,三极管的集电极连至串行总线;来自CPU的复位信号(Reset_n)分别连接至下降沿检测模块的复位端、计数器模块的复位端;来自外部的独立时钟信号(Brgo_cpld)送至计数器模块,其频率可与SCC的内部波特率相同,例如,假设主从串口速率为187.5Kbps,那么独立时钟信号频率也为187.5K,以防串行通信控制器SCC故障后没有时钟输出,导致停止计数而挂死串口总线。图中,虚线框内功能模块由可编程逻辑器件实现,集电极开路电路中的三极管还可是MOS管。
上述实施例1的工作过程如下系统启动后,通过Reset_n信号置计数器模块的串口输出控制信号Txd_ctrl为高电平,这时Scc_txd被或非门关闭,对串行总线输出高阻状态。根据异步串口传输协议,当SCC发送一个字符时,Scc_txd输出逻辑为0起始位,表明数据传输的开始,下降沿检测模块检测到Scc_txd有一个下降沿后,则置Txd_ctrl为低电平,使或非门打开,SCC发送的数据经过或非门和集电极开路电路直通至串行总线,同时计数器模块也被启动计时,计时时间比一个字节的传输时间稍微长一点,可以设置为比一个字节多3位,当计时时间到时置Txd_ctrl为高电平,则关闭或非门。同时为了防止SCC误发送一个低脉冲或输入抖动、毛刺等导致的计时错误,每当Scc_txd上出现一个下降沿,计数器需重新开始记时,在计时完后置Txd_ctrl为高电平,关闭与非门。
参见图5所示,图5为本实用新型实施例2中采用555集成定时器实现的电路图。图中,通过调节电阻R1、电容C1可以得到串口数据发送期间的时间窗的大小;异步串行通信控制器的数据发送端连接至555集成定时器的低触发端(TR);异步串行通信控制器的数据发送端与一三态门电路的输入端相连接,555集成定时器的输出端(OUT)连接至三态门电路的控制端,三态门电路的输出端连至串行总线;555集成定时器的低触发端(TR)连接至一非门逻辑电路的输入端,非门逻辑电路的输出端连至一三极管的基极,三极管的集电极连至555集成定时器的放电端(DIS),三极管的发射极接地。
上述实施例2的工作过程如下根据异步串口传输协议,当SCC没有数据发送时,Scc_txd为高电平,致使三极管截止,三态门输出为高阻状态;当SCC开始发送数据时,Scc_txd输出逻辑为0起始位,表明数据传输的开始,这时电源通过电阻R1对电容C1充电,开始计时,555集成定时器的输出信号控制三态门打开,数据直通;计时时间结束,三态门关闭输出为高阻状态,不会影响总线。
以上所述仅为本实用新型的较佳实施例而已,并不用以限制本实用新型,凡在本实用新型的精神和原则之内,所作的任何修改、等同替换、改进等,均应包含在本实用新型的权利要求范围之内。
权利要求1.一种串口防吊死电路,其特征在于,该电路位于CPU中异步串行通信控制器的数据发送端与串行总线之间,其至少包括用于计时的定时电路、用于控制异步串行通信控制器的数据发送端与总线连接状态的逻辑控制电路;异步串行通信控制器的数据发送端连接至所述定时电路的启动计时端;定时电路的串口输出控制端、异步串行通信控制器的数据发送端连接至所述的用于控制异步串行通信控制器的数据发送端与总线连接状态的逻辑控制电路的输入端;来自外部的独立时钟信号送至定时电路的时钟信号端;所述的用于控制异步串行通信控制器的数据发送端与总线连接状态的逻辑控制电路的输出端连接至串行总线。
2.根据权利要求1所述的串口防吊死电路,其特征在于,所述的定时电路至少包括下降沿检测模块、计数器模块;其中,异步串行通信控制器的数据发送端连接至下降沿检测模块的检测端,下降沿检测模块的输出信号端连至控制计数器模块启动的信号端,计数器模块的串口输出控制端、异步串行通信控制器的数据发送端连接至所述的用于控制异步串行通信控制器的数据发送端与总线连接状态的逻辑控制电路的输入端;来自CPU的复位信号分别连接至下降沿检测模块的复位端、计数器模块的复位端;所述的时钟信号连至计数器模块的时钟计数端。
3.根据权利要求1所述的串口防吊死电路,其特征在于,所述的定时电路为集成定时器电路;其中,异步串行通信控制器的数据发送端连接至集成定时器的低触发端(TR),异步串行通信控制器的数据发送端、集成定时器的输出端(OUT)连接至逻辑电路输入端;集成定时器的低触发端(TR)通过一逻辑开关电路与集成定时器的放电端(DIS)相连。
4.根据权利要求1所述的串口防吊死电路,其特征在于,所述的用于控制异步串行通信控制器的数据发送端与总线连接状态的逻辑控制电路至少包括逻辑门电路、集电极开路电路组成;其中,逻辑门电路的输入端分别连接至定时电路的串口输出控制端、异步串行通信控制器的数据发送端,逻辑门电路的输出端与集电极开路电路的输入端相连,集电极开路电路的输出端与串行总线相连。
5.根据权利要求1所述的串口防吊死电路,其特征在于,所述的用于控制异步串行通信控制器的数据发送端与总线连接状态的逻辑控制电路为三态门逻辑电路,三态门电路的控制端与所述定时电路的串口输出控制端相连,三态门的输入端与所述异步串行通信控制器的数据发送端相连,三态门的输出端连接至串行总线。
6.根据权利要求4所述的串口防吊死电路,其特征在于,所述逻辑门电路为或非门逻辑电路。
7.根据权利要求4所述的串口防吊死电路,其特征在于,所述集电极开路电路是三极管集电极开路电路。
8.根据权利要求2或4所述的串口防吊死电路,其特征在于,所述的下降沿检测模块、计数器模块、逻辑门电路由可编程逻辑器件实现。
9.根据权利要求3所述的串口防吊死电路,其特征在于,所述逻辑开关电路至少包括非门逻辑电路、三极管,非门逻辑电路的输入端连接至异步串口数据发送端,非门逻辑电路的输出端连接至三极管的基极,三极管的集电极连接至集成定时器的放电端。
10.根据权利要求3或9所述的串口防吊死电路,其特征在于,所述的集成定时器为555集成定时器。
专利摘要本实用新型公开了一种串口防吊死电路,该电路位于CPU的异步串行通信控制器的数据发送端与串行总线之间,至少包括用于计时的定时电路、用于控制异步串行通信控制器的数据发送端与总线连接状态的逻辑控制电路;异步串行通信控制器的数据发送端连接至所述定时电路的启动计时端;定时电路的串口输出控制端、异步串行通信控制器的数据发送端连接至所述逻辑控制电路的输入端;来自外部的独立时钟信号送至定时电路的时钟信号端;逻辑控制电路的输出端连接至串行总线。所述定时电路可用555集成定时器实现,或用可编程逻辑器件实现。该电路在串口数据发送期间,给数据开一个时间窗,即使CPU死机,CPU串口发送端仍保持高电平,保证串口总线的正常通信。
文档编号H04L29/02GK2537177SQ02202999
公开日2003年2月19日 申请日期2002年2月6日 优先权日2002年2月6日
发明者谢寿波, 王勇, 万守银 申请人:华为技术有限公司
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