专利名称：用于差分信号的接口电路的制作方法
技术领域：
本发明涉及一种电路，它包括用于接收差分信号的第一和第二输入端以及缓冲电路，该缓冲电路包括具有第一和第二差动放大器的输入级；第一电流源，用于向第一差动放大器提供第一极性的第一电流；第二电流源，用于向第二差动放大器提供相反极性的第二电流，其中，各差动放大器具有连接到电路的第一输入端的第一输入端以及连接到电路的第二输入端的第二输入端；组合级，它包括至少一个回路，它的第一节点连接到第一差动放大器的一个输出端，它的第二节点连接到第二差动放大器的一个输出端；以及有源电路，其主电流通路连接在第一和第二节点之间，所述有源电路的控制电极连接到偏压。
从美国专利号5703532可了解到这种电路。所述专利公开了一种差动放大器，它具有干线到干线的共模输入电压范围。不了解整个共模范围中整个电路的小信号增益是否恒定。此外，所述电路完全由场效应晶体管组成，这就限制了能够处理的最高频率。
本发明的一个目的是提供一种电路，它在整个共模范围中对小信号呈现基本恒定的gm信号增益，并且能够处理高频。
此外，本发明的一个目的是提供一种电路，用于差分信号放大器，它能够处理当前标准(P)ECL、CML以及LVSD。其中，这些针对高速度的标准接口的共同特点特别在于以下事实它们是差分的，提供了传输线路接口，也就是说，通常为50欧姆关断(或100欧姆差分)，电压摆动受限(200mV...800mV不同)，以及输入端存在规定磁滞。不同之处主要在于共模信号电平上CML电平基本上等于正干线的电平，LVDS电平基本上等于负干线的电平，以及(P)ECL电平低于正干线的电平，例如1.3V。LVDS是所述标准中最新的。LVDS是TIA/EIA-644和IEEE 1596.3标准中定义数据接口标准。LVDS标准被用于通过铜导线进行的二进制数据的高速传输。电压摆动小于其它传输标准的电压摆动。由于这种小电压差，所以数据传输速度更高，并且自然地具有较低功耗并获得较大带宽。此外，LVDS产生低于其它传输标准的电磁干扰。
本发明的另一目的是提供一种接口电路，它可以适当地用作系统中的输入级，在这些系统中，以符合LVDS标准的差分信号的形式来传输信号。
为了实现这个目标，根据本发明的电路的特征在于有源电路包括单晶体管，偏压为固定电压，并且连接节点的两个输出端中至少一个输出端为缓冲电路的输出端。
因此，输入信号可以是差分信号，同时共模能够从干线移动到干线，并可以在整个共模范围中得到高度稳定的增益。
根据本发明的电路的一个最佳实施例的特征在于磁滞添加电路连接到缓冲电路的输出端。
磁滞添加电路能够准确地确定电路可接受的磁滞程度。这一点在LVDS标准的情况下特别重要，其中，电路输入端上的25mv(毫伏)磁滞必须是可能的。
本发明将参照附图进行更详细地解释，其中
图1是缓冲电路的表示；图2是磁滞添加电路的表示；图3是接口电路的示意表示；以及图4是根据本发明的电路的第二实施例。
图1说明了一种缓冲电路，它用于差分信号放大器的接口电路。缓冲电路1包括第一NMOSFET 2，其中包括源极3、漏极4以及控制电极5作为主电极。控制电极5连接到两个差分输入端6和21中的第一输入端6。输入端6还连接到第三PMOSFET 8的控制电极7。MOSFET 8还包括源极9和漏极10作为主电极。MOSFET 2的源极3经节点11连接到MOSFET 13的源极12，其中MOSFET 13还包括控制电极14和漏极15。第三PMOSFET 8的源极9经第二节点16连接到第四PMOSFET的源极17。PMOSFET还包括控制电极19和漏极20。控制电极19和14连接到缓冲电路1的第二差分输入端21。第一节点11经恒流源22连接到第二馈线23。第二节点16经第二恒流源24连接到第一馈线25。MOSFET 26、27、28以及29分别与MOSFET2、13、8以及18并联。第一并联NMOSFET 26的源极30与第一节点11连接，它的漏极31与NMOSFET 2的漏极4连接，它的控制电极32与电压源33连接。电压源33还连接到NMOSFET 27的控制电极34、PMOSFET 28的控制电极35以及PMOSFET 29的控制电极36。NMOSFET 27的源极37连接到第一节点11，以及MOSFET 27的漏极38连接到NMOSFET 13的漏极15。PMOSFET 28的源极39连接第二节点16。PMOSFET 28的漏极40连接到PMOSFET 8的漏极10。PMOSFET 29的源极41连接的第二节点16，以及PMOSFET 29的漏极42连接到PMOSFET 18的漏极20。漏极4和31的节点经电阻43连接到馈线25。漏极38和15的节点同样经电阻44连接到第一馈线25。MOSFET 8和28的漏极10和40经电流源形式的负载45连接到第二馈线23。同样，MOSFET 18和29的漏极20和42经电流源形式的负载46连接到第二馈线23。连接在负载43和45之间的是MPN晶体管47，其发射极48连接到负载45，其集电极49连接到负载43。晶体管47的基极连接到固定电压源51。同样，NPN晶体管52连接在负载44和46之间，其发射极53连接到负载46，其集电极54连接到负载44。晶体管52的基极55连接到固定电压源56。
MOSFET 8和18形成差分PMOS对，以及MOSFET 2和13形成差分NMOS对。所述四个MOSFET的长宽关系，一般称作W/L关系的比例关系应使gm尽可能相同。固定电压源33提供称作Vbias的电压。当输入端6和21上的输入电平(远远)高于Vbias时，MOSFET28和29形成旁路，并且当输入端6和7上的输入电平低于Vbias时，MOSFET 26和27形成旁路。所有PMOSFET 8、18、28以及29均相同。不过，NMOSFET 26和27的长度L比NMOSFET 2和3稍微小一些。结果是在整个共模范围中，整个缓冲电路的小信号的增益gm基本上恒定。
Vbias是一个设定电压。在高共模电压的情况下，只有MOSFET 2和13对增益起作用，另一方面，在低共模电压的情况下，只有PMOSFET 8和18对增益起作用。如果共模电压等于Vbias，则两个差分对均起作用。在这种情况下，增益会比只有一对起作用的情况要高。MOSFET 26、27、28以及29均耗用少量电流(因此产生增益)，使总增益仍然保持不变。MOSFET 26和27的W/L关系的少量调整确保总增益在整个共模范围中基本上保持不变。根据确保总增益稳定性的另一可能性，调整的不是MOSFET 26和27的W/L关系，而是提供给控制电极32和34的Vbias不同于提供给控制电极35和36的Vbias。固定电压源33能够至少提供固定电压，在这种情况下，第一固定电压提供给控制电极32和34的节点以及第二固定电压提供给控制电极35和36的节点。缓冲电路1速度极快，并且具有干线到干线的共模范围。但是，缓冲电路即使不是完全不呈现磁滞现象，也是极少呈现。如上所述，至少LVDS标准要求存在磁滞现象。为了在接口电路中加入磁滞，使用了磁滞添加电路75(见图2)。漏极4和31、负载43和集电极49的节点在图1和2中用数字57表示。同样，漏极15和38、负载44和集电极54的节点用数字58表示。还与节点57连接的是负载59(见图2)，该负载还连接到NPN晶体管61的集电极60以及连接到NPN晶体管63的控制电极62。同样，节点58连接到负载64，该负载又连接到晶体管63的集电极65以及连接到晶体管6 1的控制电极66。晶体管61和63的发射极67和68在节点69互连，该节点69经电流源70连接到第二馈线23。NPN晶体管61、63的交叉耦合对导致一定程度的磁滞，可以通过具体选择晶体管以及匹配选择的负载59、64来设置。通过这种方法，就可以简便地满足如上所述标准中的磁滞要求。
在图3中示意地表示了整个接口电路。接口电路80包括缓冲电路1，具有两个输入端6和7；磁滞添加电路75，具有输入和输出端57和58；以及差动级81，其本身是已知的，所需信号，该信号在电路的数字应用情况下或高或低，在输出端82输出。
注意，在不要求磁滞的应用中，有可能省略磁滞添加电路75。
图1中，负载45和46被表示为电流源。注意，也可能采用电阻来代替电流源。还要注意，可能采用图1的电路及图2的电路这两种电路的镜像对称型式，在这种情况下，所有N元件均由P元件代替，以及所有P元件由N元件代替。
术语N元件和P元件应理解为分别表示N-MOS场效应晶体管和NPN双极性晶体管以及P-MOS场效应晶体管和PNP双极性晶体管。输入元件2、8、13以及18必须包括MOS场效应晶体管，对于其它元件，则可以在MOS和双极性之间自由选择。
图4说明了根据本发明的电路的第二实施例。图4中，那些与图1、2和3所示相同的部分由相同数字表示。在根据图4的电路中，输入晶体管2和13已分别由NPN晶体管2a和13a以及场效应晶体管2b和13b的组合所代替。因此扩大了电路的频率范围。对图1所示的晶体管26和27进行了类似修改，它们已分别由NPN晶体管和场效应晶体管126a、126b以及127a、127b所代替。如上所述，图1所示的四个控制电极32、34、35以及36并非都需要与电压源33所提供的相同固定电压相连接。图4中，例如，晶体管28和29的控制电极连接到固定电压源133a，同时晶体管126a、126b、127a以及127b的控制电极连接到固定电压源133b。前面同样还指出，图1的电流源和46可以由电阻代替。图4所示电路的情况正是这样，其中，电阻145和146分别用来代替所述电流源。在根据图1的电路中，晶体管47和52的控制电极50和55分别连接到固定电压源51和固定电压源56。在根据图4的电路中，晶体管47和52的控制电极相互连接，并连接到单个固定电压源156。图4还给出了磁滞添加电路75，以及差动级81的详细结构，其本身是本领域的技术人员所熟悉的，因此不再进行详细说明。
仔细阅读了上述说明的本领域技术人员将会清楚各种实施例和修改。所有这些实施例和修改均被任务落在本发明范围之内。
权利要求
1.一种电路(1)，它包括用于接收差分信号的第一(6)和第二(21)输入端以及缓冲电路，所述缓冲电路包括具有第一(2，13)和第二(8，18)差动放大器的输入级；第一电流源(22)，用于向所述第一差动放大器(2，2a，2b，13，13a，13b)提供第一极性的第一电流；第二电流源(24)，用于向所述第二差动放大器(8，18)提供相反极性的第二电流，其中，各个所述差动放大器(2，13，8，18)具有连接到所述电路的所述第一输入端(6)的第一输入端(5，7)以及连接到所述电路的所述第二输入端(21)的第二输入端(4，19)；组合级(47，52)包括至少一个回路，其中第一节点(57，58)连接到所述第一差动放大器(2，2a，2b，13，13a，13b)的输出端(57，58)以及第二节点(83，84)连接到所述第二差动放大器(8，18)的输出端(83，84)；以及有源电路，其主电流通路连接在所述第一(57，58)和第二(83，84)节点之间，所述有源电路(47，52)的控制电极(50，55)连接到偏压(51，56)，其中所述有源电路包括单晶体管(47，52)，所述偏压(51，56)为固定电压，并且连接到节点的所述两个输出端(57，58，83，84)中至少一个为所述缓冲电路的一个输出端(57，58，83，84)。
2.如权利要求1所述的电路(1)，其特征在于所述单晶体管是双极性晶体管(47，52)。
3.如权利要求1或2所述的电路(1)，其特征在于所述单晶体管(47，52)的输出电极(49，54)连接到所述两个节点之一(57，58)，并且所述两个节点中所述的一个节点所连接的所述差动放大器(2，2a，2b，13，13a，13b)的所述输出端(57，58)经电阻(43，44)连接到固定电压。
4.如权利要求1-3中的任何一项所述的电路(1)，其特征在于所述至少一个回路包括第一(47)和第二(52)回路，所述第一回路(47)的所述第一节点(57)连接到所述第一差动放大器(2，2a，2b，13，13a，13b)的第一输出端(57)，以及所述第一回路(47)的所述第二节点(83)连接到所述第二差动放大器(8，18)的第一输出端(83)，所述第二回路(52)的所述第一节点(58)连接到所述第一差动放大器(2，2a，2b，13，13a，13b)的第二输出端(58)，以及所述第二回路(52)的所述第二节点(84)连接到所述第二差动放大器(2，2a，2b，13，13a，13b)的第二输出端(84)，所述第一(2，2a，2b，13，13a，13b)和所述第二(8，18)差动放大器的所述两个第一输出端(57，83)之一(57)是所述缓冲电路的第一输出端(57)，所述第一(2，2a，2b，13，13a，13b)和所述第二(8，18)差动放大器的所述两个第二输出端(58，85)之一(58)是所述缓冲电路的第二输出端(58)。
5.如权利要求1-4中的任何一项所述的电路(1)，其特征在于磁滞添加电路(75)连接到所述缓冲电路的所述至少一个输出端(57，58；83，84)。
6.如权利要求5所述的电路(1)，其特征在于所述磁滞添加电路(75)包括有源电路(61，63)的交叉耦合对。
7.如权利要求6所述的电路，其特征在于所述有源电路交叉耦合对的各有源电路(61，63)的输入电极(67，68)经公共载流部件(70)连接到固定电压(23)，所述有源电路交叉耦合对的至少一个有源电路(61，63)的输出电极(60，65)连接到所述缓冲电路的所述至少一个输出端(57，58；83，84)。
8.如权利要求4和7所述的电路(1)，其特征在于所述有源电路交叉耦合对的各有源电路(61，63)的所述输出电极(60，65)分别连接到所述缓冲电路的所述第一(57，83)和所述第二(58，84)输出端。
9.如上述权利要求中任何一项所述的电路(1)，其特征在于各差动放大器(2，13，8，18)的所述第一(5，7)和所述第二(14，19)输入端分别通过相关第三(11，16)和第四(57，58，83，84)节点之间的主电流通路与第一(2；2a，2b)和第二(13；13a；13b，18)有源电路连接，提供了附加的第一(26，126a，126b，27，127a，127b)和第二(28，29)差动放大器，其中，各附加差动放大器(26，126a，126b，27，127a，127b，28，29)包括具有主电流通路的第一(26，126a，126b，28)和第二(27，127a，127b，29)有源电路，所述附加第一(26，126a，126b，27，127a，127b)和第二(28，29)差动放大器的所述第一(26，126a，126b，28)和第二(27，127a，127b，29)有源电路的所述主电流通路分别并联到各个相关的第三(11，16)和第四(57，58，83，84)节点之间的所述第一(2，2a，2b，3)和所述第二(8，18)差动放大器的所述相应的第一(2，2a，2b，3)和第二(8，18)有源电路的所述主电流通路，为所述附加第一(26，126a，126b，27，127a，127b)和第二(28，29)差动放大器的所述有源电路(26，126a，126b，27，127a，127b，28，29)提供了输入端(32，34，35，36)，这些输入端(32，34，35，36)连接到相关固定电压(33，133a，133b)。
10.如权利要求9所述的电路(1)，其特征在于所述相关固定电压(133a)对所述附加第一差动放大器的所述控制电极是相同的。
11.如权利要求9所述的电路(1)，其特征在于所述相关固定电压(113a)对所述附加第二差动放大器的所述控制电极是相同的。
12.如权利要求9所述的电路(1)，其特征在于所述相关固定电压对所述附加第一差动放大器(126，127)的所述输入端(32，34)是相同的第一相关固定电压(133b)，以及对所述附加第二差动放大器(28，29)的所述输入端(35，36)是相同的第二相关固定电压(133a)。
13.如权利要求9所述的电路(1)，其特征在于所述相关固定电压(33)对所述附加第一(26，126a，126b，27，127a，127b)和第二(28，29)差动放大器的所述控制电极(32，34，35，36)是相同的。
14.如上述权利要求中的任何一项所述的电路(1)，其特征在于所述第一(2，2a，2b，13，13a，13b)和所述第二(8，18)差动放大器的所述第一(5，7)和所述第二(14，19)输入端通过相关第三(11，16)和第四(57，58，83，84)节点之间的主电流通路分别连接到第一(2，8)和第二(13，18)有源电路，以及所述相关第一(2，8，2a，2b)和第二(13，18，13a，13b)有源电路对各差动放大器(2，2a，2b，13，13a，13b，8，18)是相同的。
15.如权利要求14所述的电路(1)，其特征在于所述第一和所述第二有源电路包括场效应晶体管(2，8，13，18)。
16.如权利要求15所述的电路(1)，其特征在于所述第一和所述第二差动放大器之一的所述有源电路包括N型元件(2，2a，2b，13，13a，13b)。
17.如权利要求16所述的电路(1)，其特征在于所述N型元件包括发射极线路中带N型场效应晶体管(2b，13b)的双极性晶体管(2a，13a)。
18.如权利要求9所述的电路(1)，其特征在于所述第一(26，126a，126b，27，127a，127b)和第二(28，29)有源电路对各附加差动放大器是相同的。
19.如权利要求18所述的电路(1)，其特征在于所述第一和所述第二有源电路包括场效应晶体管(26，126a，126b，27，127a，127b，28，29)。
20.如权利要求19所述的电路(1)，其特征在于所述第一和所述第二差动放大器之一的所述有源电路包括N型元件(2，2a，2b，13，13a，13b)。
21.如权利要求20所述的电路(1)，其特征在于所述N型元件包括发射极线路中带N型场效应晶体管(2b，13b)的双极性晶体管(2a，13a)。
22.如权利要求11所述的电路(1)，其特征在于包含场效应晶体管的各个差动放大器(2，13；2b，13b；8，18)的所述各场效应晶体管的W/L关系基本上彼此相同。
23.如权利要求1-22中的任何一项所述的电路(1)，其特征在于所述缓冲电路连接到差动级(81)。
全文摘要
一种电路包括用于接收差分信号的第一(6)和第二(21)输入端及缓冲电路。缓冲电路包括具有第一(2，2a，2b，13，13a，13b)和第二(8，18)差动放大器的输入级；电流源，用于向第一差动放大器(2，2a，2b，13，13a，13b)提供第一极性的第一电流；以及第二电流源，用于向第二差动放大器(8，18)提供相反极性的第二电流。每个差动放大器(2，13，8，18)具有第一输入端(5，7)，连接到电路的第一输入端(6)；以及第二输入端(14，19)，连接到电路的第二输入端(21)。所述电路还包括组合级和有源电路，其中组合级包括至少一个回路，回路中的第一节点(58)连接到第一差动放大器(2，2a，2b，13，13a，13b)的输出端(58)，第二节点(84)连接到第二差动放大器(8，18)的输出端(84)；所述有源电路的主电流通路连接在第一(58)和第二(84)节点之间。有源电路的控制电极连接偏压。有源电路包括单晶体管。偏压为固定电压。连接节点的两个输出端(58，84)中的至少一个是缓冲电路的输出端。磁滞添加电路(75)连接到缓冲电路的所述至少一个输出端。
文档编号H04L25/02GK1457548SQ02800371
公开日2003年11月19日 申请日期2002年2月1日 优先权日2001年2月21日
发明者P·马特曼, S·M·赫尔德 申请人:皇家菲利浦电子有限公司