专利名称：光同步数字传输系统并行帧同步加解扰码器的实现方法
技术领域：
本发明涉及光同步数字传输系统中的帧同步加解扰码技术。
背景技术：
在网络节点处，为了便于定时恢复要求STM-N信号有足够的比特定时含量。为此采用扰码器来防止长连0或者长连1序列的出现。扰码器序列长度为127，工作在线路速率，生成多项式为1+x^6+x^7。图1是扰码器的功能图。
由图1可知，扰码器一般由7级D触发器组成的反馈移位寄存器来实现，其反馈结构由生成多项式决定。STM-N时钟加到每一级触发器的时钟输入端上，扰码器输出即为充分随机化的信号，在统计上已十分接近白噪声。
STM-N段开销的第一行的9xN个字节是不扰码的。紧随STM-N段开销第一行最后一个字节的那个字节的最高有效位(MSB)一出现，扰码器即应自动重新设置为“1111111”。
上述扰码器的串行实现方法，需要电路工作在很高的频率(如对于STM-16，线路速率为2488.320Mbit/s，那么电路工作频率为2488.320MHz)，从而造成电路实现困难、生产加工成本高。而采用本发明的8xK位并行方法实现扰码器功能，通过选择适当的K值(K为正整数)，可以降低电路工作频率、降低生产加工成本(如对于STM-16，线路速率为2488.320Mbit/s，当选择K为4时，电路工作频率仅为线路速率的1/32)。
本发明的目的在于提供一种光同步数字传送网中的8xK位并行速率下的光同步数字传输系统并行帧同步加解扰码器的实现方法。
发明内容
a、由结合协议规定的扰码序列生成多项式1+x^6+x^7和图1电路结构，可以推导得出表1内容；b、在表1中，线速时钟节拍n和线速时钟节拍n+8是任意选择的；比较节拍n和节拍n+8对应的各寄存器R1、R2、……、R7和异或门的输出状态，可得到表2；c、在表2中，将XOR看作一个D触发器R0，那么XORn是线速时钟节拍n时刻D触发器R0的值Q0n，XORn+8是线速时钟节拍n+8时刻D触发器R0的值Q0n+8；表2说明了任意线速时钟节拍n的扰码器状态和线速时钟节拍n+8的扰码器状态之间的关系；d、对于任意正整数K，假设线速时钟节拍n是并行时钟(线速时钟的1/8K)的p节拍，那么线速时钟节拍n+8K是并行时钟的p+1节拍；由表2类推，可得到表3；表中m取值为0～(K-1)；e、从表3可知，8K个D触发器在一个并行时钟节拍内的输出与线速帧同步扰码器在8K个线速时钟节拍内从R7输出的码流是一致的，该加解扰码器工作在并行速率下，速率为线路速率的1/8K；因此该加解扰码器的一个并行时钟节拍可实现线速帧同步扰码器在8K个线速时钟节拍的操作，功能上可完全取代线速帧同步扰码器。
本发明的主要优点是本发明的8xK位并行帧同步加解扰码器在STM-N帧数据处理中，可实现在并行时钟(线路速率的1/8K)下生成扰码序列并完成加解扰操作。本发明逻辑表述简单，电路实现方式简明；与线速速率下的帧同步加解扰码器相比，工作频率降低为线速频率的1/8K，增加了系统稳定性，降低了功耗，易于工艺实现。这些都在实际的生产应用中带来巨大的便利，为整机系统的生产节约了成本。
附图1是本发明工作在线速速率下的串行帧同步加解扰码器的电路结构图；附图2是本发明采用图1结构的SDH设备中接收端的数据流处理流程框图；附图3是本发明采用图1结构的SDH设备中发送端的数据流处理流程框图；附图4是本发明采用本发明的并行帧同步加解扰码器的电路结构图(K＝2)；附图5是本发明的SDH设备中接收端数据流的处理流程框图；附图6是本发明的SDH设备中发送端数据流的处理流程框图；实施方式在图1中，STM-N线速时钟加到每个D触发器的时钟端，帧脉冲信号置位触发器初值为“1111111”。加解扰码码流从R7 D触发器的Q端输出，和STM-N帧数据异或后进行加解扰码。此电路工作在线速时钟下。
图2接收bit格式的线速数据，提取时钟，捕捉帧头，然后按位解扰，解扰后的数据串并转换后进行后继处理。
图3并行数据经过并串转换后送往加扰器进行加扰，电光转换后在光缆上传输。
图4该加解扰码器由16个D触发器和16个异或门构成一个反馈式的电路环路。clk是并行时钟信号，其频率是线速频率的1/16；reset是定帧脉冲、置位复位信号；16个D触发器的输出端每个clk周期输出2个字节的扰码位。
图5接收bit格式的线速数据，提取时钟，经过串并转换后，捕捉帧头，然后并行解扰码，解扰后的数据继续进行后继处理。
图6对并行系统数据进行并行扰码，并串转换，电光转换后在光缆上传输。
对比图5、图6和图3、图2，并行帧加解扰码器的工作频率降低了，从而提供了系统的稳定性，易于工艺实现。
下面表1是线速时钟速率下的扰码序列；表2是线速时钟节拍n和线速时钟节拍n+8的扰码序列对应关系；表3是并行时钟节拍p和并行时钟节拍n+8的扰码序列对应关系
表1
表2
表3
权利要求
1.一种光同步数字传输系统并行帧同步加解扰码器的实现方法，其特征在于a、由结合协议规定的扰码序列生成多项式1+x^6+x^7和在线速速率下的串行帧同步加解扰码器的电路结构，可以推导得出表1内容；b、在表1中，线速时钟节拍n和线速时钟节拍n+8是任意选择的；比较节拍n和节拍n+8对应的各寄存器R1、R2、……、R7和异或门的输出状态，可得到表2；c、在表2中，将XOR看作一个D触发器R0，那么XORn是线速时钟节拍n时刻D触发器RO的值Q0n，XORn+8是线速时钟节拍n+8时刻D触发器R0的值Q0n+8；表2说明了任意线速时钟节拍n的扰码器状态和线速时钟节拍n+8的扰码器状态之间的关系；d、对于任意正整数K，假设线速时钟节拍n是并行时钟(线速时钟的1/8K)的p节拍，那么线速时钟节拍n+8K是并行时钟的p+1节拍；表2类推，可得到表3；表中m取值为0～(K-1)；e、从表3可知，8K个D触发器在一个并行时钟节拍内的输出与线速帧同步扰码器在8K个线速时钟节拍内从R7输出的码流是一致的，该加解扰码器工作在并行速率下，速率为线路速率的1/8K；因此该加解扰码器的一个并行时钟节拍可实现线速帧同步扰码器在8K个线速时钟节拍的操作，功能上可完全取代线速帧同步扰码器。
全文摘要
本发明涉及光同步数字传输系统中的帧同步加解扰码技术；在光同步数字传输系统STM－N帧数据处理中，在并行系统时钟下生成扰码序列并完成加解扰操作；其特点是可以降低加解扰码操作的工作频率，提供系统稳定性；并且可以根据实际需要选择适当的并行位数应用于不同线速的帧数据处理中的加解扰码操作。
文档编号H04B10/00GK1642038SQ03139840
公开日2005年7月20日 申请日期2003年7月11日 优先权日2003年7月11日
发明者刘彷平 申请人:港湾网络有限公司