专利名称：电子式发射器/接收器的制作方法
技术领域：
本发明系相关于一种如权利要求第一项之前言所主张的电子式发射器装置，一种如权利要求第二项之前言所主张的电子式发射器装置，一种如权利要求第二十二项之前言所主张的电子式接收器装置，以及如权利要求第三十三项之前言所主张的电子式接收器装置。
一般而言，本发明系相关于电子式电信传输系统，且在此系统之中，数据穿孔(data puncturing)及/或数据交织系于发射器端加以实行或至少部分地加以实行，以及数据穿孔(data puncturing)及/或数据交织系于接收器端加以实行或至少部分地加以实行。
此系，举例而言，同时于HIPERLAN/2(High Performance RadioLocal Area Network Type2，高性能无线局部局域网络型态2)标准(“ETST TS 101 761-1 Broadband Radio Access Network(宽频无线接入网络)；Hiperlan Type2；Physical Layer(实体层)”)的范围内，以及在标准“IEEE 802.11a-Part 11Wireless LAN(WLAN)Medium Access Control and Physical Layer specificationsHigh-speed Physical Layer in the 5GHz Band”的范围之内，而除了该最初的标准之外，HIPERLAN/2标准的信息系可以于网络上www.hiperlan2.com获得，至于该HIPERLAN/2标准的摘要，则亦可以于文章“HIPERLAN type 2 for broadband wirelesscommunication”by J.Khun-Jush et al.in Ericsson Review No.2，2000，pages 108 to 119中发现。
在上述两标准中，系定义出一相似的传输故障(fault)修正计划，其系于该传输端包括(请参阅第2图)1)一卷积编码器1以及标码率1/2，2)一第一穿孔组件P1，以用于降低12位的冗余(仅在ETSIHIPERLAN/2的例子中)，3)一第二穿孔组件(P2)，以用于选择该编码率(编码率1/2，9/16，2/3，3/4)，以及4)一交织器(interleaver)2，以避免脉冲串(burst)错误，以及在接收器端(请参阅第3图)的一相对应的解交织器(de-interleaver)3及相对应的解穿孔(depuncturing)组件P2’以及P1’。
该第一解穿孔组件P1的穿孔程序系仅在上述的该ETSI标准中加以定义，2/3的P2速率仅发生在上述的IEEE标准中，而9/16的P2速率则是仅发生在该ETSI标准中。接下来的叙述系实质上相关于该ETSI标准以及相关于该IEEE标准，然而，其系假设为大体而言相当清楚，本发明系不被限制为相关于该两标准的应用，但却大体上可以被应用于所有的发射器/接收器装置，且在其中，将被传输之信号系于其已经被编码之后进行穿孔及/或交织，以及系于其被解之前加以分别地解交织以及解穿孔。
该编码器1系产生每一输入位的两并联之输出位，该第一穿孔组件P1系根据依照下列表一的一计划而移除该编码器1之这些输出位的一些，由于需求，此穿孔计划系适用于156个已编码位之群组。
表一
在该第一穿孔组件1的该输入速度以及该输出速度之间系具有不同，就13个位的群组而言，举例而言，该编码器1系会产生2×13个位，同时，该第一穿孔组件P1系为24个位的长度，就这个理由而言，为了适应彼此编码输出以及穿孔输出之间的不同速度，FIFO存储元件系被提供于特殊的部分之中，举例而言，该第一穿孔组件P1的上游或下游，或者甚至该卷积编码器1的上游。
上述该等标准的一特定特征是，每一可能的数据率系被配置为一特殊形式的调制以及(该频道编码的)一特殊编码率。该配置系以每个OFDM(Orthogonal Frequency Division Multiplexing，正交频分多址处理)符号之已编码位数量(称为NCBPS)一直为次频道数量(48个组件)之倍数的方式而进行选择。表三系表示传输模式的详细记述，而当使用一BPSK调制以及两振幅调制(16 QAM16-ary Quadratureamplitude modulation(正交振幅调制)；64 QAM64-ary Quadratureamplitude modulation(正交振幅调制))时，其系会变得清楚。未编码位之数量对已编码位之数量的比值系作为编码率r。
在最快的模式中(54 Mbps，64 QAM)，当该第一穿孔程序P1以及该第二穿孔程序P2(编码率3/4)系加以应用时，一OFDM的222个输入位系必须进行编码(请参阅表三)，就此动机而言，将会有2×222个位在该编码器1的输出，以及1×432个位在该第一穿孔组件P1的输出。
根据上述的边准定义，该第一穿孔组件的输出数据流系于其被馈送至该第二穿孔组件P2之前，再次地被呈交至序列(serial)/并联(parallel)转换(S/P)。
该第二穿孔组件P2系再次地移除输入位的一些，特别是根据接下来表二中所举例说明的计划。
表二
该第二穿孔程序系可以以与上述该第一穿孔程序相同之在速度上不同的假设作为基础，而就此动机而言，即再次地需要一FIFO存储元件。
该第二穿孔组件2之序列输出数据流系最终被传输至该交织器2，而该交织器2系会根据一双计划而对位进行再安排，并且，该交织系依照仅在一OFDM符号范围内的一双计划而加以定义。
在接下来的内容中，k将会是在第一排列(permutation)之前，已编码位之指数，i将会是该第一排列之后以及第二排列之前，已编码位之指数，以及j将会是该第二排列之后并且直接在调制(映像，mapping)之配置之前，已编码位之指数。
该第一排列系藉由下列之方程式1而加以定义i=NCBPS16·(kmod16)+floor(k16)]]>(方程式1)其中，k＝0，1，…，NCBPS-1函数floor(.)系表示不超过参数的最大自然数，mod系为自然模数运算子，以及NCBPS表示每个OFDM符号之已编码位的数量(NCBPS＝Number of Coded Bits per OFDM Symbol)。
该第二排列系藉由下列之方程式2而加以定义j=s×floor(is)+(i+NCBPS-floor(16×iNCBPS))mods]]>(方程式2)其中，j＝0，1，…，NCBPS-1s的数值系藉由根据下列方程式3之每个次载体之已编码位的数量，NBPSC(＝Number of Coded Bits per Sub-Carrier)，而加以决定。
S=max(NBPSC2,1)]]>(方程式3)
表三系结合了各式传输模式的NBPSC以及NCBPS数值与NUBPS(＝Number of Uncoded Bits per OFDM Symbol，每个OFDM符号之未编码位数量)，特别是对在第1图中所举例说明之该第一穿孔组件P1的例子以及对该第一穿孔组件P1不加应用之例子两者而言。
表三各式传输模式的主要参数
反函数系必须于接收器端(第3图)加以实行。在此例子中，每一位系为了由N-1个位所表示的维特比(Viterbi)译码器4而被指派一可靠度测量，其系有可能叙述为，每一位系由N个软位加以描述，一软位为一字符(请参阅第11图)。
在该解穿孔函数中，软零(soft zeros)系被插入位在该发射器端已被移除之位处的已接收数据流之中，而此系根据表四以及表五，并相对应地藉由于其操作方法中对应该第二穿孔组件P2之反转的该第一解穿孔组件P2’，以及藉由于其操作方法中对应该第一穿孔组件P1之反转的该第二解穿孔组件P1’，而在该解交织器输出之下游加以实行。
表四该第一解穿孔组件P2’之解穿孔计划
表五该第二解穿孔组件P1’之解穿孔计划
当位在该发射器端时，就等待时间(latency)以及速度适应而言，相同的问题亦会在此发生。
现在，让我们集中注意力于该第一排列(方程式1)。在表六中，该64 QAM模式的288个输入/输出位系加以举例说明。
从表六，可以清楚的看出，若该等输入位系被写入16行18列之矩阵的列之中时，则该等位系可以从上部以正确的顺序被逐行地进行读取，此外，列的尺寸18系精确地为每个载体之位数量的三倍，或者，换言之，系精确地为实行该第二排列所需要之强度。其系有可能显示，相同的原理系可以精确地适用于其它的模式，其系足以降低对应于QAM，QPSK或BPSK之12，6，或3之列的数量。
该第一排列之原理系总结于第4图中。随着已叙述之方法的执行，系需要多至288个的周期，以用以写入一完整OFDM符号的内容。
因此，总言之，其系可以声明有关于已知技术的下列叙述1)由于对于穿孔而言，系需要与输入位之数量(最大432个周期/OFDM符号)的两倍一样高的位数量，以及由于所有的输入位系必须为了交织(最大288个周期/OFDM符号)而连续地读取，因此，根据已知技术的系统所导入之延迟系为高。而等待时间系为建构脉冲串传输系统，例如，举例而言，WLAN，之关键参数。
2)FIFO组件系有所需要，以补偿在该编码器1与该第一穿孔组件P1之间以及在该第一穿孔组件P1与该第二穿孔组件P2之间的速度差异，此外，FIFO组件系有所需要，以补偿在该第二穿孔组件P之并联输入与该交织器2之序列输入之间的速度差异。
3)时钟系统系必须要够快，才能够推断出一OFDM符号范围内的每一件事。在具有一时钟频率80MHz的一执行之中，两OFDM符号，以及因此两供给至该编码器1的位脉冲串，系彼此相隔3.6μs*80MHz＝288个时钟周期(具有短的保护区间(guard interval)之HIPERLAN的最糟例子，典型的例子是4.0μs*80MHz＝320个时钟周期)。在此时间期间，输入数据系必须加以读取，并被储存于某处，而在此之后，其系必须以正确的顺序被读出(方程式)，并且该第二排列(方程式2)系必须加以实行，该等穿孔组件P1、P2以及该交织器2系使用多至432个时钟周期，以读取所有的该输入位，而由于这个理由，其系不可能完成在一OFDM符号中的所有操作，并且由于这个理由，根据已知技术，偶数数量的以及奇数数量的OFDM符号之被指称为导管(pipelines)者，系藉由加倍或是甚至更进一步多倍其电路而加以产生。
因此，本发明系以使得电子式发射器装置，其具有一穿孔装置及/或一交织器，电子式接收器装置，其具有一解交织器及/或一解穿孔装置，以及一种电信传输系统，其具有一穿孔装置及/或一交织器及/或一解交织器及/或一解穿孔装置成为可利用之目的作为基础，而其系克服了在数据处理期间如前述已知技术中所解数之速度差异的问题。
根据本发明之此目的系藉由如权利要求第1项所主张之一电子式发射器装置、系藉由如权利要求第2项所主张之一电子式发射器装置、系藉由如权利要求第22项所主张之一电子式接收器装置、系藉由如权利要求第33项所主张之一电子式接收器装置、以及系藉由如权利要求第42项所主张之一电信传输系统而加以达成。
根据已知技术所产生之速度差异系利用根据本发明之装置，藉由数据流之并联化而加以克服。
该名词“电信传输系统”系相当普遍的被了解为一种用于传输任何所需信息的系统，亦即，举例而言，语言、影像、数据等。
如权利要求第1项所主张之根据本发明之该电子式发射器装置的较具优势以及较佳实施例系为权利要求第4至第21项之主题，如权利要求第2项所主张之根据本发明之该电子式发射器装置的较具优势以及较佳实施例系为权利要求第3项以及第5至第12项之主题，如权利要求第22项所主张之根据本发明之该电子式接收器装置的较具优势以及较佳实施例系为权利要求第23项至第30项之主题，如权利要求第31项所主张之根据本发明之该电子式接收器装置的较具优势以及较佳实施例系为权利要求第32项至第33项之主题，如权利要求第34项所主张之根据本发明之该电子式接收器装置的较具优势以及较佳实施例系为权利要求第35项至第40项之主题，根据本发明之该电信传输系统的较具优势以及较佳实施例系为权利要求第42项至第45项之主题。
本发明的示范性实施例系以图式做为参考而于之后进行解释，其中第1图其系显示根据本发明之一发射器装置的一示范性实施例；第2图其系显示根据已知技术之一发射器装置；第3图其系显示根据已知技术之一接收器装置；第4图其系显示该第一排列之原理；第5图其系显示根据本发明之用于执行一第一穿孔程序之一执行计划；第6图其系显示根据本发明之一第一穿孔组件之电路的一示范性实施例；第7图其系显示关连于第6图中之该电路的时间顺序图式；第8图其系显示根据本发明之用于执行一第二穿孔程序之一执行计划；第9图其系显示根据本发明之一第二穿孔组件之电路的一示范性实施例；第10图其系显示关连于第9图中之该电路的时间顺序图式；第11图其系显示根据本发明之一接收器装置的一示范性实施例；第12图其系显示依照本发明之编码率3/4之一解穿孔函数的例子；第13A图其系显示根据本发明之一第一解穿孔组件之电路的一示范性实施例；第13B图其系显示根据本发明之一第二解穿孔组件之电路的一示范性实施例；第14图其系显示依照本发明之各式编码率之该第一解穿孔函数的例子；第15图其系显示一修饰过之位映像；第16图其系显示根据本发明之具有寄存器之一交织器的一示范性实施例；第17图其系显示在该交织器中存储元件之一再安排计划；第18图其系显示具有一RAM之该交织器之一示范性实施例中，在该交织器中之该第一排列的一写入相位(writing phase)的示意图；第19图其系显示具有一RAM之该交织器之一示范性实施例中，在该交织器中之该第一排列的一读取相位(reading phase)的示意图；第20图其系显示在该交织器中之该第一排列的倒转期间，该写入相位之一示范性实施例的示意图；以及第21图其系显示在该交织器中之该第一排列的倒转期间，该读取相位之一示范性实施例的示意图。
其系有可能以所有的数据路径皆可以被处理成为两并联线的方式，而对前面提及之标准中所定义之方程式进行再公式化。第1图系显示发射器端的一相对应方块电路图。
根据第5图，很明显的，该第一穿孔组件P1所实行之该第一穿孔系可以以一并联的方式而加以执行，而若对该等并联输出Out_X以及Out_Y进行交替地读取时，则可以获得原先地顺序，而唯一的不同是，在第5图之该输出顺序期间，就时间而言，在此状况下，尚有一准确地位在中间的空位置，而跟随着该第一穿孔组件的硬件块，亦即，该第二穿孔组件，则是必须藉由一信号(于之后称之为“data_valid signal)之通知而得知并不需要包括该空位置。
在具有222个输入位的最快速模式中，该编码器1系会产生2×222个位，并且，输出长度系维持在2×222(具有2×6个间隙)，就硬件而言，一执行上述方法之操作的可能方式即为在第6图中所举例说明之电路。
在第6图的电路中，所举例说明之该第一穿孔组件P1的该第一数据输入IN_X系经由一第一一阶(1-step)延迟寄存器D而被连接至该第一穿孔组件P1的该第一数据输出Out_X(第6图中之上部数据线)，而在第6图中之下部数据线则是显示该第一穿孔组件1之该第二数据输入IN_与其第二数据输出Out_Y的逻辑连结。在此连接中之必要组件系为一多路复用器MUX，而在其第一输入，经由该第一穿孔组件1之该第二数据输入IN_Y而输入进入该第一穿孔组件P1的数据，系在穿过一一阶延迟寄存器D之后成为可利用。与此并联，经由该第一穿孔组件1之该第二数据输入IN_Y而输入进入该第一穿孔组件P1的数据，系亦被直接馈送至该多路复用器MUX之一第二输入。
该多路复用器MUX系具有一输出，而该输出则系经由一另一一阶延迟寄存器D，而被电连接至该第一穿孔组件P1之该第二数据输出Out_Y。
在根据第6图之电路例子中，正如一样的明显，其系有可能藉由适当地设定该多路复用器MUX以及适当地该一阶延迟寄存器D，而选择何时将位对移除。第7图系显示相对应的时间顺序图式，一OFDM符号(222)的数据位系于一信号脉冲串中加以传输至该卷积编码器1，而该卷积编码器1则会在两并联在线产生相同长度之脉冲串，该第一穿孔组件1系会再安排该两编码输出，并且，藉由将该data_validsignal设定为LOW，而发出信号通知该六个间隙的位置至该第二穿孔组件P2。
根据本发明，FIFO存储元件则不再需要具有如此之发射器装置，因为该编码器1以及具有该第一穿孔组件P1以及该第二穿孔组件P2的该等穿孔单元P1、P2系在相同的速度进行操作，此外，需要用于执行该发射器端处理操作之时间则会大大地被降低(222个周期)，为了这个理由，当应用本发明时，其系有可能可以使用具有一时钟频率62MHz之一单一结构，以取代根据已知技术之120MHz，也就是说，已不再需要“导管”。
接着，其即有可能将相同的原理应用至该第二穿孔组件P2。在第8图中，所有的可能穿孔计划系加以举例说明，但是，编码率1/2是不存在的，因为这是表示“不作任何事”的意思。而此单元，也就是说，该第二穿孔组件P2，所导入之等待时间会再次地相等于一时钟周期，同时，需要用于执行该操作的时间系会对应至输入数据位之数量(最大222)。
第9图系显示该第二穿孔组件P2之一根据本发明之执行的例子。在第9图所举例说明的电路中，该第二穿孔组件P2系具有三多路复用器MUX，而其中的每一系依次具有两输入以及一输出，并且，其每一系亦被连接至一控制线mux_0、mux_1。
该第二穿孔组件P2之该第一数据输入IN_X系直接地同时被电连接至该第二穿孔组件P2之第一多路复用器的第一输入，以及电连接至该第二穿孔组件P2之第二多路复用器的第一输入，该第二穿孔组件P2之该第二数据输入IN_Y则是直接地同时被电连接至该第二穿孔组件P2之该第一多路复用器的第二输入，以及电连接至该第二穿孔组件P2之该第二多路复用器的第二输入。
该第二穿孔组件P2之该第一多路复用器的输出系被直接电连接至该第二穿孔组件P2之第三多路复用器的第一输入，与此并联，该第二穿孔组件P2之该第一多路复用器的输出系亦经由一一阶延迟寄存器D而被电连接至该第二穿孔组件P2之该第三多路复用器的第二输入。
该第二穿孔组件P2之该第三多路复用器的输出系经由一一阶延迟寄存器D而被电连接至该第二穿孔组件P2之该第一数据输出Out_X，而该第二穿孔组件P2之该第二多路复用器的输出则是经由一另一一阶延迟寄存器D而被电连接至该第二穿孔组件P2之该第二数据输出Out_Y。
根据第9图，可以清楚看出，所需的输出顺序系可以简单地藉由适当控制该等多路复用器MUX，以及适当设定该等一阶延迟寄存器D而加以达成。
在该第二穿孔程序的时序图(举例说明于第10图)中，输出的第一部份系根据第7图而加以展开，而3/4速率之该第二穿孔组件P2之输出则是举例说明于第10图中，至于已经藉由该第一穿孔组件P1而导入之该等间隙，则是维持在相同的位置，但是，新导入之间隙系亦加以显示，而对于两型态的间隙，该data_valid signal则是皆设定为LOW(低)。
最后，该交织器2系亦必须以其能够处理两并联输入，以取代一输入，的方式而加以建构，然而，在此于接下来的更详细叙述之前，在接收器端的新的解穿孔方法系将首先进行处理。
根据本发明，在该接收器端之解穿孔方法系原则上以与根据本发明之在该发射器端之穿孔方法精确相同的方式进行作用，第11图系显示一相对应的方块电路图包括解交织器、第一解穿孔组件P2’、第二解穿孔组件P1’以及维特比(Viterbi)译码器4。在第12图中，系举例说明编码率3/4的解穿孔函数，软零系被插入，以取代遗失的位。在此的先决条件是，该解交织器3系已经能够在一解穿孔群组的末端插入间隙，因此，该解交织器3系已经实行该FIFO函数，以彼此适应各式的输入/输出速度，并且，并不需要一额外的分开内存，而为了在此方面的更精准陈述，系于接下来提出相关于该解交织器3之本发明操作方法作为解释的参考。
即使该第一穿孔组件P1亦加以使用，该解交织器3系必须确定的是，一间隙亦被遗留在一第一穿孔群组的末端，首先，该第一解穿孔组件P2’系会填入相关连于该第二穿孔群组的该等间隙之中，并且，最后，该第二解穿孔组件P’系会填入剩下的该等间隙之中。在每一部分之中，所有的脉冲串系具有相等于未编码位之数量的长度，为了这个理由，该第一解穿孔组件P2’之等待时间系具有一周期，并且，该第二解穿孔组件P1’之等待时间系具有一另一周期。
具有3/4速率之例子系举例说明于第12图中，但是，此原理亦可以延伸至所有其它编码速率，而该第一解穿孔组件P2’之情况则是显示于第14图中。
该第一解穿孔组件P2’的一硬件执行的例子系举例说明于第13A图之中，以及第13B图则是显示该第二解穿孔组件P1’之一硬件执行的例子。根据第13A以及第13B图的电路，输入/输出系藉由接下来之维特比译码器4的N个软位而加以表示。
在根据第13A图中的该第一解穿孔组件P2’的示范性实施例中，该第一解穿孔组件P2’系具有一第一以及一第二多路复用器MUX，其中每一系具有两输入以及一输出，以及一第三多路复用器MUX具有四个输入以及一输出。
在每一例子中，一一阶延迟寄存器D系被连接于该第一多路复用器之输出以及该第二多路复用器之一输入之间，该第二多路复用器之输出以及该第一解穿孔组件P2’的一第一数据输出Out_X之间，该第三多路复用器之输出以及该第一解穿孔组件P2’之一第二数据输出Out_Y之间，以及该第一解穿孔组件P2’的一第一数据输入IN_Y以及该第三多路复用器之一输入之间。
该第一解穿孔组件P2’之该第一数据输入IN_Y系亦直接电连接至该第一多路复用器之一输入，以及电连接至该第三多路复用器之一另一输入，而该第一解穿孔组件P2’之该第二数据输入IN_X系直接地电连接至该第二多路复用器之该另一输入，以及连接至该第三多路复用器之该第三输入。该第一多路复用器以及该第三多路复用器分别所剩余的输入系被连接至一线，而软零系可在该在线获得。
根据第13B图的该第二解穿孔组件P1’之示范性实施例中，该第二解穿孔组件P1’系具有三多路复用器MUX，而其每一系具有两输入以及一输出，在每一例子中，一一阶延迟寄存器D系被连接于该第一多路复用器之输出以及该第二多路复用器之一输入之间，该第二多路复用器之输出以及该第二解穿孔组件P1’之该第一数据输出Out_X之间，以及该第三多路复用器之输出以及该第二解穿孔组件P1’之该第二数据输出Out_Y之间。该第二解穿孔组件P1’之该第一数据输入IN_X系直接地电连接至该第一多路复用器之一输入，以及连接至该第二多路复用器之该另一输入。该第二解穿孔组件P1’之该第二数据输入IN_Y系直接地电连接至该第三多路复用器之一输入，该第一多路复用器以及该第三多路复用器分别所剩余之输入系被连接至一线，而软零系可在该在线获得。
根据第13A以及第13B图，很明显的，所需的输出顺序系可以简单地藉由适当地控制该等多路复用器MUX，以及适当地设定该一阶延迟寄存器D而加以达成。
现在，将有更多在根据本发明之该发射器/接收器装置中的该交织器2以及该解交织器3之示范性实施例的精确叙述。
有关该交织器2之该发射器端位置系以第1图做为参考，其亦将回想起，该第二穿孔组件P2系能够根据方程式1使得偶数数量之位在其第一数据输出Out_X为可利用，以及能够根据方程式2而使得奇数数量之位在其第二数据输出Out_Y为可利用。
为了解释根据本发明之交织器的示范性实施例，该第一排列计划之两新的可能执行系将于接下来内容中加以举例说明。该第一执行系利用寄存器而加以实现，并且，该第一执行之了解系为有用的，系可藉由一RAM而了解该第二执行可能性，将于之后有更进一步解释。
首先，在第4图中的之柱状载体图式(column carrier diagram)系加以修饰，因此，根据第15图之新图式系加以产生，如此的结果是，六个行之三群组系一直独立地相关连于所选择之传输模式的相同的载体。
第16图系显示，举例而言，具有寄存器之一交织器实施例，根据第16图之此示范性实施例系包括两行的8位位移寄存器，该第二穿孔组件P2系提供具有在偶数数量/奇数数量之寄存器群组范围内进行位移之偶数数量个位(Out_X)以及奇数数量个位(Out_Y)的该交织器2。在2×8个输入之后，该等寄存器即充满，因此，接着，其系有可能位移除了该位移寄存器之外的矩阵寄存器之矩阵的一完整列，而该矩阵暂存在所呈现之示范性实施例中系为一16×18之矩阵寄存器，以及，接着，随着该偶数数量/奇数数量之位移寄存器而再次开始，根据所选择之模式，该等列(0，12，6)…(0，1，2，…，17)系每一皆为了BPSK…64 QAM而相对应地被写入，对该64 QAM模式而言，写入该矩阵寄存器的相位系需要18(列之数量)×8(填充该位移寄存器所需之时间)＝144个周期，因此，在与于前述标准中叙述之序列执行相较之下，此时间系减半。
对该读取相位而言，该矩阵行系皆着必须被进行读取。一行系一直包含有需要以映像该三QAM载体的该等位，其系有可能应用该第二排列(方程式2)，以补偿行一次，或是，以在该三载体上连续地执行相同的排列三次。，该读取相位系相对应地持续不是16就是48个周期，在最后提及的例子中，交织所需之总时间系为144+48＝192个周期。而为了这个理由，则仅需要使用一具有一高于53.3HMz之时钟频率的单一交织器2。在具有一时钟频率为80MHz之已提及例子中，仍然有96个周期为闲置的。这些闲置的周期系可以被用于该等穿孔装置P1、P2使得于其间有间隙之输入位成为可利用的例子中，此系为有关于上述根据本发明之该等穿孔装置P1、P2的示范性实施例而已经加以叙述的例子，其中，在该交织器2所输入之数据系分布超过222个周期，是以，整个交织时间系为270个周期长，而可以避免导管之最小时钟频率为75MHz。
以刚刚已经叙述过、且具有寄存器之该交织器的示范性实施例作为一起始点，该等存储元件系可以藉由其有可能获得该交织器2之一RAM执行的一更适合建构的方式而被再次安排。相关连于第16图中之举例说明，需要注意的是，该矩阵寄存器之左手边的块系收先被写入，中间的块第二个被写入，并且，最后才写入右手边的块。接着，这三块系以前述之顺序被写入列之中(请参阅第17图)。
为了写入来自该穿孔单元P1、P2的两位，其系有需要于一周期中接入两行(或是两列)，然而，当具有一标准RAM时，则其于每一周期仅需要接入一列，为了这个理由，每一块系被更进一步地分为两列，一具有偶数数量的行，而第二个具有奇数数量的行(请参阅第17图)，结果，来自该穿孔单元P1、P2之偶数数量的位以及奇数数量的位系现在会在相同的行上，并且，它们可以在一第一周期中同时被写入，最后，则可以获得一具有24行以及12列的RAM块，如第18图所示。该64 QAM的例子系于之后进行解释。而以此作为基础，则对于其它模式的解释就变得不复杂。
其系必须有可能将2个位精确地写入12的一行(举例而言，具有个别位写入之RAM)。一开始，我们应该集中注意力于8行的第一块(，也就是说，在第16图中该寄存器执行的左手边块)，首先，该等行从0至7系进行写入，并且，该等列之0以及6系一直进行写入，在此方法中，一开始的2×8个位系被写入。接着，该等行0至7系被写入，但是，这次该等列1以及7等，多至位94、95系一直被写入。现在，行的块系被改变，并且，自8至15的该等行被进行考虑，而且，每一件事系加以重复直至位191，然后，该块系于最后时加以改变，而该等行自16至23，多至最后的位，系进行处理(请参阅第18图)。
接着，该等位系必须以正确的顺序进行读取，因此，为第二排列进行准备。可以轻易的看出，6个位的群组系必须以在第19图中所举例说明之顺序而自内接入得。
因此，具有下列地址的该等行系必须加以读取0，8，16，1，9，17，1，9，17，…，23。而6个MSB(MSB＝Most SignificantBits，最重要位，位在左边之位)系自12个位被撷取三次，并且，相同的第二排列计划系加以使用。下一次，6 LSB(LSB＝LeastSignificant Bits，最不重要的位，位在右边的位)系进行撷取，并且，该接续的第二排列计划系加以使用。
正如前述，所解释的例子系相关于该64 QAM的例子，而其系可非常容易的查对该排列满足所述的需求，此外，其系亦很容易的可以传输所解释的系统至BPSK、QPSK、以及16 QAM。而所需要的就是在每一例子中，于该写入相位期间，据此降低列的数量至列(0，6)、(0…1，6…7)、以及(0…3，6…9)。
总而言之，有关于该交织器2之该寄存器实施例的该交织器2之该RAM实施例的优点是，在该RAM实施例中，该等数据位系不会于位移寄存器中进行缓冲，但是，取代的是，该等位对系被以正确的地址直接写入该RAM。
正如前面已经述及有关该解穿孔单元(P2’、P1’)，亦位在该接收器端，标准的解决方案系被重新建构，以形成一完全并联的解决方案，正如在第11图中该方块电路图所举例说明的一样。被配置于该解交织器3之上游的解映像单元，系于每一周期供给该解交织器3一载体，而每一载体系对应于该所选择之调制模式(正如在第15图中之映像)，而包括有1、2、4、或6个软位，一软位系相等于该特殊的位加上N-1个必须于维特比译码器4一起进行处理的可靠位，而该维特比译码器之输出系为一单一的特殊位，为了这个理由，在此例子中，该基本的数据组件系不再是位而是一群N个位，而N一般而言系相等于4。在该接收器端，该RAM解决方案系为较佳的实施例，这是因为所需要的存储元件系藉由一因子N而被增加，在此亦然，并不需要将该等(输出)位缓冲进入(输出)具有RAM解决方案的位移寄存器，但是，作为取代，该等位系自该RAM中成对地进行读取而直接进入该解穿孔装置(P2’、P1’)。
在该接收器端，该第二以及该第一排列系相反地加以实行。
在该第二排列之反转已经被实行之后，每一载体(1、2、4、或6个软位的群组系对应至BPSK、QPSK、16 QAM、或64 QAM)系前进至该第一排列之反转的实行。在此其系有可能依次使用一具有12×N个位之24行的RAM，该写入相位系跟随着与在该发射器端之该读取相位相同的计划，并且，其系举例说明于第20图中，该读取相位系显示第21图中，并且系跟随着与在该发射器端之该写入相位相同之计划。
需要用于实行一OFDM符号之该解交织的总时间系为所有的传输模式之该写入相位的48个周期+具有64 QAM之该读取相位的144个周期，而为了有利于连接于该解交织器3之下游的该解穿孔单元(P2’、P1’)的操作，其系有可能于该读取相位期间，在数据之间留下一些间隙，对在此方面的更进一步细节而言，上述对于解穿孔装置(P2’、P1’)之叙述系做为参考。
正如已经于之前提及有关于该RAM执行的解释，其在该接收器端执行该交织器寄存器执行的一反转系与根据本发明之一示范性实施例一样简单。该数据输入程序，正如有关于该交织器2之该寄存器例子的解释，系仅需要被反转进入一数据输出程序。在该接收器端，一软位列系接着被进行读取，被以梳子的方式进行交织，自该矩阵寄存器进入两软位位移寄存器，亦即，两相邻的软位的每一系被读取进入该两软位位移寄存器的另一之中。从该两软位位移寄存器，软位进入该解穿孔装置(P2’、P1’)的输出系分别地以一连续地方式加以实行，但是，以一从头到尾并联的方式，这是因为两软位位移寄存器之存在的关系。只要该两软位位移寄存器一空闲下来，一另一列系会被自该矩阵寄存器以与在自该矩阵寄存器被读取出来之该第一列中一样的方式，被读取出来进入该两软位位移寄存器两者，然后，接着两软位位移寄存器系同时成为空闲，然后，继续下去。
就硬件方面而言，在该解交织器3的一示范性实施例中，该矩阵寄存器系加以具体呈现，举例而言，一16×(18×N)的矩阵寄存器，并且，该两软位位移寄存器系加以具体呈现为具有字符长度为N的8个软位位移寄存器。
总而言之，根据本发明之解决方案的所达成之优点系可以总结如下1)在该发射器端以及在该接收器端对延迟的降低。等待时间或延迟系通常为一脉冲串传输系统之建构的一特定关键参数，而因此，在穿孔装置/解穿孔装置P1、P2、P2’、P1’以及在交织器/解交织器2、3中降低等待时间系可以具有优势的被包括于该脉冲串传输系统的其它部分，举例而言，在均衡器中、或在同步装置中，以能够在该处执行更有力的演算。
2)由于不再需要FIFO，因此所需的空间降低。
3)再者，低时钟频率系亦相关连于此。若一WLAN系统系以一时钟80MHz而加以执行，亦即，该OFDM取样频率的四倍，则根据本发明，数据路径即不再必须被加倍为奇数数量/偶数数量之OFDM符号，正如于已知技术中所需要的一样。
若上述所举例说明之示范性实施例的其中之一系被使用于根据本发明之发射器装置的发射器端，并且上述所举例说明之示范性实施例的其中之一系被使用于根据本发明之接收器装置的接收器端时，则加以获得根据本发明之一电信传输系统，举例而言，可以是一WLAN，的一示范性实施例。
权利要求
1.一种电子式发射器装置，其包括一具有一第一数据输出的穿孔装置(puncturing device)，其特征在于，该穿孔装置，-系具有一第二数据输出以及-系以其实质上会均匀分配其输出数据流而并联于其两数据输出之间的方式所加以建构。
2.一种电子式发射器装置，其包括一交织器(2)，其特征在于，该交织器(2)系具有二数据输入，以及系以其可以处理在该二数据输入并联进入之数据流的方式而加以建构。
3.根据权利要求第2项所述之电子式发射器装置，其特征在于，该交织器(2)系为一具有并联数据输入的块交织器。
4.根据权利要求笫1项所述之电子式发射器装置，其特征在于，该装置系具有一交织器(2)，而该交织器(2)系被配置于该穿孔装置于该数据流方向之下游，并且，其系-具有一第一数据输入，直接或间接电连接至该穿孔装置之该第一数据输出以及-具有一第二数据输入，直接或间接电连接至该穿孔装置之该第二数据输出。
5.根据权利要求第2至第4项其中之一所述之电子式发射器装置，其特征在于，该交织器(2)系为一n×m交织器，其中，n以及m系为自然数。
6.根据权利要求第2至第5项其中之一所述之电子式发射器装置，其特征在于，该交织器(2)系具有一第一位移寄存器，其系直接或间接电连接至其第一数据输入，以及一第二位移寄存器，其系直接或间接电连接至其第二数据输入。
7.根据权利要求第6项并仅依附第5项所述之电子式发射器装置，其特征在于，该两位移寄存器系为 位位移寄存器。
8.根据权利要求第6或第7项所述之电子式发射器装置，其特征在于，该交织器(2)系为一矩阵寄存器。
9.根据权利要求第8项所述之电子式发射器装置，其特征在于，该矩阵寄存器系为一16×18矩阵寄存器。
10.根据权利要求第8或第9项所述之电子式发射器装置，其特征在于，在每一例子中，来自该两位移寄存器的二位系被并联写入该矩阵寄存器之中。
11.根据权利要求第8或第9项所述之电子式发射器装置，其特征在于，在该两位移寄存器已经完全被经由该交织器(2)之该等相对应数据输入的输入所填充之后，其位系以一梳状的方式进行交织并一起作为一位列而被输入该矩阵寄存器之中，以及，在此方法中，其系渐渐地填充该矩阵寄存器之复数，或所有的，列。
12.根据权利要求第2至第5项其中之一所述之电子式发射器装置，其特征在于，该交织器(2)系为一RAM，以及系以通过进入该交织器(2)之位对会被直接写入已预先设定之RAM地址的方式而加以设计。
13.根据权利要求第4项所述之电子式发射器装置，其特征在于，-该穿孔装置，除了其并联的输出数据流之外，系以其会传输一信号(data_valid)至该交织器(2)的方式而加以建构，其中该信号(data_valid)系会通知该交织器(2)有关在该穿孔装置之该并联输出数据流中的空位；以及-该交织器(2)系利用由该穿孔装置所额外传输之该信号(data_valid)，而以其会侦测在来自该穿孔装置之该并联输入数据流中的该等空位，并且在更进一步之数据处理中不包括该些空位的方式而加以建构。
14.根据权利要求第1项所述之电子式发射器装置，其特征在于，该穿孔装置系精确地包括一穿孔组件(P2)。
15.根据权利要求第1项所述之电子式发射器装置，其特征在于，该穿孔装置系具有一第一穿孔组件(P1)以及一第二穿孔组件(P2)，该第二穿孔组件(P2)系被配置于该第一穿孔组件(P1)之该数据流方向的下游。
16.根据权利要求第15项所述之电子式发射器装置，其特征在于，-该第一穿孔组件(P1)系具有一第一以及一第二数据输出，并且，系以其实质上会均匀分配其输出数据流于其两数据输出之间的方式而加以建构；以及-该第二穿孔组件(P2)系具有一第一以及一第二数据输入，该第二穿孔组件(P2)之该第一数据输入系直接或间接地被电连接至该第一穿孔组件(P1)之该第一数据输出，以及该第二穿孔组件(P2)之该第二数据输入系直接或间接地被电连接至该第一穿孔组件(P1)之该第一数据输出。
17.根据权利要求第16项所述之电子式发射器装置，其特征在于，-该第一穿孔组件(P1)，除了其并联的输出数据流之外，系以其会传输一信号(data_valid)至该第二穿孔组件(P2)的方式而加以建构，其中该信号(data_valid)系会通知该第二穿孔组件(P2)有关在该第一穿孔组件(P1)之该并联输出数据流中的空位；以及-该第二穿孔组件(P2)系利用由该第一穿孔组件(P1)所额外传输之该信号(data_valid)，而以其会侦测在来自该第一穿孔组件(P1)之该并联输入数据流中的该等空位，并且在更进一步之数据处理中不包括该些空位的方式而加以建构。
18.根据权利要求第16或第17项所述之电子式发射器装置，其特征在于，该第一穿孔组件(P1)系具有一第一数据输入(IN_X)以及一第二数据输入(IN_Y)，并且，其系以下列的方式进行建构，-一一阶(1-step)延迟寄存器(D)系被连接于该第一数据输入(IN_X)以及该第二数据输入(IN_Y)之间；-该第二数据输入(IN_Y)系经由一一阶(1-step)延迟寄存器(D)而被电连接至一多路复用器(MUX)之一第一输入，并且并联于此，该第二数据输入(IN_Y)系直接电连接至一多路复用器(MUX)之一第二输入；以及-该多路复用器(MUX)系具有一输出，其系经由一另一一阶(1-step)延迟寄存器(D)而电连接至该第一穿孔组件(P1)之该第二数据输出(Out_Y)。
19.根据权利要求第15至第18项其中之一所述之电子式发射器装置，其特征在于，该第二穿孔组件(P2)系具有二数据输出。
20.根据权利要求第19项所述之电子式发射器装置，其特征在于，该第二穿孔组件(P2)的该两数据输出系同时为该穿孔装置之该两数据输出。
21.根据权利要求第19或第20项所述之电子式发射器装置，其特征在于，-该第二穿孔组件(P2)系具有三多路复用器(MUX)，而其每一系具有二输入以及一输出；-该第二穿孔组件(P2)之该第一数据输入(IN_X)系同时直接地被电连接至该第二穿孔组件(P2)之该第一多路复用器的该第一输入，以及该第二穿孔组件(P2)之该第二多路复用器之该第一输入；-该第二穿孔组件(P2)之该第二数据输入(IN_Y)系同时直接地被电连接至该第二穿孔组件(P2)之该第一多路复用器的该第二输入，以及该第二穿孔组件(P2)之该第二多路复用器之该第二输入；-该第二穿孔组件(P2)之该第一多路复用器的该输出系直接地被电连接至该第二穿孔组件(P2)之该第三多路复用器的该第一输入；一该第二穿孔组件(P2)之该第一多路复用器的该输出系经由一一阶(1-step)延迟寄存器(D)而被电连接至该第二穿孔组件(P2)之该第三多路复用器的该第二输入；-该第二穿孔组件(P2)之该第三多路复用器的该输出系经由一一阶(1-step)延迟寄存器(D)而被电连接至该第二穿孔组件(P2)之该第一数据输出(Out_X)；以及-该第二穿孔组件(P2)之该第二多路复用器的该输出系经由一另一一阶(1-step)延迟寄存器(D)而被电连接至该第二穿孔组件(P2)之该第二数据输出(Out_Y)。
22.一种电子式接收器装置，其包括一具有一第一数据输出的解交织器(de-interleaver)(3)，其特征在于，该解交织器(3)，-系具有一第二数据输出；以及-系以其实质上会均匀分配其输出数据流而并联于其两数据输出之间的方式所加以建构。
23.根据权利要求第22项所述之电子式接收器装置，其特征在于，该解交织器(3)系为一n×m解交织器，其中，n以及m系为自然数。
24.根据权利要求第22或第23项所述之电子式接收器装置，其特征在于，该解交织器(3)系具有一矩阵寄存器。
25.根据权利要求第24项所述之电子式接收器装置，其特征在于，该矩阵寄存器系为一16×(18×N)矩阵寄存器，其中，N系为软位之字符长度。
26.根据权利要求第24或第25项所述之电子式接收器装置，其特征在于，该解交织器(3)系以在每一例子中，两软位(soft bits)会自该矩阵寄存器中被并联读取的方式而加以建构。
27.根据权利要求第23至第26项其中之一所述之电子式接收器装置，其特征在于，该解交织器(3)系具有一第一位移寄存器，其系直接或间接地被电连接至其第一数据输出，以及一第二位移寄存器，其系直接或间接地被电连接至其第二数据输出，该两位移寄存器系被建构为软位位移寄存器。
28.根据权利要求第27项并仅依附第23项所述之电子式接收器装置，其特征在于，该两位移寄存器系为 软位位移寄存器。
29.根据权利要求第27或第28项所述之电子式接收器装置，其特征在于，该解交织器(3)系以下列之方式加以建构当该数据系输出自该n×m结构或该矩阵寄存器时，首先，以一梳状方式进行交织之一列系被输出，亦即，该列系以两相邻之软位分别被馈送至一不同之位移寄存器的方式而被输出至该两位移寄存器，接着，两位移寄存器系同时被读取，然后，在对该两位移寄存器之该读取之后，更进一步之数据列系以与输出该第一列一样之方式，连续地自该n×m结构或自该矩阵寄存器被输出至该两位移寄存器。
30.根据权利要求第22项所述之电子式接收器装置，其特征在于，该解交织器(3)系具有一RAM，以及其系以当数据输出时，来自该RAM之该等位对会被直接馈送至该解交织器(3)之该两数据输出的方式而加以建构。
31.根据权利要求第22至第30项其中之一所述之电子式接收器装置，其特征在于，一解穿孔(depuncturing)装置，其系被配置于该解交织器(3)于该数据流方向之下游，并且，系具有二数据输入，该解穿孔装置之该第一数据输入系直接或间接地被电连接至该解交织器(3)之该第一数据输出，以及该解穿孔装置之该第二数据输入系直接或间接地被电连接至该解交织器(3)之该第二数据输出。
32.根据权利要求第31项所述之电子式接收器装置，其特征在于，-该解交织器(3)，除了其并联的输出数据流之外，系以其会传输一信号(data_valid)至该解穿孔装置的方式而加以建构，其中该信号(data_valid)系会通知该解穿孔装置有关在该解交织器(3)之该并联输出数据流中的空位；以及-该解穿孔装置系利用由该解交织器(3)所额外传输之该信号(data_va1id)，而以其会侦测在来自该解交织器(3)之该并联输入数据流中的该等空位，并且在更进一步之数据处理期间以软零(softzeros)填充该些空位的方式而加以建构。
33.一种电子式接收器装置，系包括解穿孔(depuncturing)装置，其特征在于，该解穿孔装置系具有二数据输入，以及系以其可以处理在该二数据输入并联进入之数据流的方式而加以建构。
34.根据权利要求第31至第33项其中之一所述之电子式接收器装置，其特征在于，该解穿孔装置系精确地包括一解穿孔组件(P2’)。
35.根据权利要求第31至第33项其中之一所述之电子式接收器装置，其特征在于，该解穿孔装置系具有一第一解穿孔组件(P2’)以及一第二解穿孔组件(P1’)，而该第二解穿孔组件(P1’)系被配置于该第一解穿孔组件(P2’)之该数据流方向的下游。
36.根据权利要求第35项所述之电子式接收器装置，其特征在于，该第一解穿孔组件(P2’)系具有-一第一多路复用器(MUX)，其具有二输入以及一输出；-一第二多路复用器(MUX)，其具有二输入以及一输出；-一第三多路复用器(MUX)，其具有四输入以及一输出，而在每一例子中，一一阶(1-step)延迟寄存器(D)系被连接于-该第一多路复用器(MUX)之该输出以及该第二多路复用器(MUX)之一输入之间；-该第二多路复用器(MUX)之该输出以及该第一解穿孔组件(P2’)之一第一数据输出(Out_X)之间；-该第三多路复用器(MUX)之该输出以及该第一解穿孔组件(P2’)之一第二数据输出(Out_Y)之间；以及-该第一解穿孔组件(P2’)之一第一数据输入(IN_Y)与该第三多路复用器(MUX)之一输入之间；以及-该第一解穿孔组件(P2’)之该第一数据输入(IN_Y)系亦直接地电连接至该第一多路复用器(MUX)之一输入，以及连接至该第三多路复用器(MUX)之一另一输入；-该第一解穿孔组件(P2’)之该第二数据输入(IN_X)系直接地电连接至该第二多路复用器(MUX)之该另一输入，以及该第三多路复用器(MUX)之该第三输入；以及-该第一多路复用器(MUX)以及该第三多路复用器(MUX)分别所剩余之输入系被连接至一线，而软零系可在该在线获得。
37.根据权利要求第35或第36项所述之电子式接收器装置，其特征在于，该第二解穿孔组件(P1’)系具有三多路复用器(MUX)，而其每一系具有两输入以及一输出，在每一例子中，一一阶(1-step)延迟寄存器(D)系被连接于-该第一多路复用器(MUX)之该输出以及该第二多路复用器(MUX)之一输入之间；-该第二多路复用器(MUX)之该输出以及该第二解穿孔组件(P1’)之该第一数据输出(Out_X)之间；以及-该第三多路复用器(MUX)之该输出以及该第二解穿孔组件(P1’)之该第二数据输出(Out_Y)之间；以及-该第二解穿孔组件(P1’)之该第一数据输入(IN_X)系直接地电连接至该第一多路复用器(MUX)之一输入，以及连接至该第二多路复用器(MUX)之该另一输入；-该第二解穿孔组件(P1’)之该第二数据输入(IN_Y)系直接地电连接至该第三多路复用器(MUX)之一输入；以及-该第一多路复用器(MUX)以及该第三多路复用器(MUX)分别所剩余之输入系被连接至一线，而软零系可在该在线获得。
38.根据权利要求第35至第37项其中之一所述之电子式接收器装置，其特征在于，-该第一解穿孔组件(P2’)系具有一第一以及一第二数据输出，并且，系以其实质上会均匀分配其输出数据流于其两数据输出之间的方式而加以建构；以及-该第二解穿孔组件(P1’)系具有一第一以及一第二数据输入，该第二解穿孔组件(P1’)之该第一数据输入系直接或间接地被电连接至该第一解穿孔组件(P2’)之该第一数据输出，以及该第二解穿孔组件(P1’)之该第二数据输入系直接或间接地被电连接至该第一解穿孔组件(P2’)之该第一数据输出。
39.根据权利要求第35至第38项其中之一所述之电子式接收器装置，其特征在于，-该第一解穿孔组件(P2’)，除了其并联的输出数据流之外，系以其会传输一信号(data_valid)至该第二解穿孔组件(P1’)的方式而加以建构，其中，该信号(data_valid)系会通知该第二解穿孔组件(P1’)有关在该第一解穿孔组件(P2’)之该并联输出数据流中的空位；以及-该第二解穿孔组件(P1’)系利用由该第一解穿孔组件(P2’)所额外传输之该信号(data_valid)，而以其会侦测在来自该第一解穿孔组件(P2’)之该并联输入数据流中的该等空位，并且在该更进一步之数据处理期间以软零填充该些空位的方式而加以建构。
40.根据权利要求第35至第39项其中之一所述之电子式接收器装置，其特征在于，该第一解穿孔组件(P2’)系具有二数据输入。
41.根据权利要求第40项所述之电子式接收器装置，其特征在于，该第一解穿孔组件(P2’)的该两数据输入系同时为该解穿孔装置之该两数据输入。
42.一种电信传输系统，其特征在于，其系具有如权利要求第1至第21项其中之一所述之一电子式发射器装置及/或如权利要求第22至第41项其中之一所述之一电子式接收器装置。
43.根据权利要求第42项所述之电信传输系统，其特征在于，该电信传输系统系以该发射器以及该接收器之间的传输乃是利用一无线方式实行的形式而加以建构。
44.根据权利要求第43项所述之电信传输系统，其特征在于，该电信传输系统系为一WLAN。
45.根据权利要求第42至第44项其中之一所述之电信传输系统，其特征在于，该系统之时钟频率系介于75MHz至85MHz的区域之间。
46.根据权利要求第45项所述之电信传输系统，其特征在于，该系统之时钟频率系为80MHz。
全文摘要
一种电子式发射器装置，其包括一具有两数据输出的穿孔装置及/或一具有两数据输入的交织器。一种电子式接收器装置，其包括一具有两数据输出的解交织器及/或一具有两数据输入的解穿孔装置。
文档编号H04L1/00GK1620774SQ03802514
公开日2005年5月25日 申请日期2003年1月8日 优先权日2002年1月21日
发明者M·巴彻尔, S·马斯里 申请人:因芬尼昂技术股份公司