专利名称：具有基于ram的共享数字锁相环的去同步器和包含该去同步器的sonet高密度去映射器的制作方法
技术领域：
本发明涉及电信，更具体地说，本发明涉及在SONET网络部件所用的高密度去映射器中使用的去同步器。
现有技术同步光纤网(SONET)或欧洲熟知的同步数字序列(SDH)是常用的传输方案，其设计来容纳DS-1(T1)和E1业务量以及其整数倍的业务量(DS-3和E-3)。DS-1信号由多达24个时分复用DS-0信号加开销比特组成。每个DS-0信号是64kb/s信号，是数字网中的最小带宽分配单位，即足够一条电话连接使用。一个E1信号由多达32个时分复用DS-0信号组成，其中至少一个DS-0承载开销信息。SONET是于19世纪80年代早期开发的，其在北美的基本速率(STS-1)为51.84兆比特/秒。STS-1信号可以容纳28个DS-1信号或21个E1信号或二者的组合信号。在欧洲，基本速率(STM-1)为155.520兆比特/秒，等于北美STS-3速率(3×51.84＝155.520)。STS-3(STM-1)信号可以容纳63个E1信号或84个DS-1信号或二者的组合信号。各E1或T1信号组合到STS-3(STM-1)信号中时被称为支路单元(TU)或信道。缩写STS代表同步传输信号，而缩写STM代表同步传输模块。当以光的形式而非电的形式传输时，STS-n也称为光学载波(OC-n)信号。
在同步光网络结构中，由连续信号(如T1和E1信号)构成的业务量通过将这些信号“映射”到不同尺寸的“容器”或“支路”中而在网元之间进行传输。SONET或SDH中的净荷映射不是均匀的，这导致将净荷比特分配给完整的字节。这些字节中的一些字节包含开销信息或保留比特。这会产生“映射抖动”。当容器净荷从始发端通过网元传送到接收端时，它们被重新映射到可由不同时钟定时的其它容器中。时钟差异通过采用指针来补偿，所述指针识别承载T1或E1信号的虚容器的开始。周期性的指针递增和递减指示净荷移动，并导致“指针抖动”。当最终通过去映射从最后一个容器恢复这些信号时，存在其中恢复的数据可能突发信息或不携带信息的瞬时周期。信号中的这种不规则性通常称为“抖动”。当信号回到其原始形式，即多个T1/E1信号时，采用去同步器来创建平均始发时钟速率的连续比特流，其中具有少量或没有抖动且无数据丢失。当前的去同步器利用信息的弹性缓冲存储器消除映射和指针抖动，其中，弹性缓冲存储器的存储量限定了锁相环的输出，锁相环输出用于再生平均原始时钟。
在常规去映射器/去同步器中，为每个T1/E1信号提供了单独的锁相环和弹性缓冲存储器(FIFO)。每个锁相环包括用于将T1信号或E1信号而非二者去同步的电路。因此，为了给完全去映射的STS-3信号提供足够的去同步器，常规设备提供了63个E1去同步器或84个T1去同步器或二者的组合。为了确保具有将T1和E1信号的任意组合去同步的能力，设备必须包括63个E1去同步器和84个T1去同步器。这导致任何时刻都有较大数量的未用去同步器。
SONET技术中的现代惯例是在芯片上配置交换部件，这些芯片链接在一起，形成“通道(path)、“段(section)”和“线路(line)”终端设备。在线路和段终端设备上，对信号作不同的处理。在线路和段终端设备上，可以不经去映射或去同步而对一些或所有信号进行重新映射。在通道终端设备上，将所有信号去映射和去同步。因此，希望在单独的芯片或一组芯片上提供去映射器/去同步器，因为一些终端设备将不会需要任何去映射器/去同步器。然而，在一个芯片上提供63+84个去同步器是不切实际的。
发明内容
因此，本发明的目的是提供一种用于SONET信号去映射器的去同步器。
本发明的另一目的是提供一种具有可用于T1和E1两种信号的去同步器的SONET信号去映射器。
本发明的另一目的是提供一种不具有大量未用去同步器的SONET信号去映射器。
本发明的另一目的是提供一种可以处理一个STS-3复用信号中的所有支路的SONET信号去映射器。
本发明还有一个目的是提供有效利用芯片空间的SONET信号去映射器。
根据如下将要讨论的这些目的，根据本发明的去映射器包括三个去同步器，每个去同步器包括弹性缓冲存储器和多个数字锁相环。所述锁相环用产生弹性缓冲存储器读地址的共享电路和多个(如28个)33/34/44/45分频计数器来实现。与针对28个T1/E1信道中的各信道使用单独FIFO的常规去同步器不同，每个信道的弹性缓冲存储器是共享RAM块的编址部分。每个去同步器由68.68MHz时钟驱动，该时钟使一个时间轮计数器运转。该时间轮计数器对RAM指针和寄存器进行多路复用，并且还选择适当的33/34/44/45分频计数器。每个去同步器根据对应各信道的FIFO深度计数为所述28个T1/E1信道中的各信道产生时钟，所述FIFO深度计数是从对应该信道的读指针、“有效写指针”和分频时钟导出的。每9个SONET行便(在指定TOH字节上)对7个信道的FIFO深度计数进行更新，即每36个SONET行(4帧)便对所有28个FIFO深度计数进行更新。与利用分开的泄漏FIFO和去同步器FIFO的常规去同步器不同，本发明的去映射器和去同步器将泄漏FIFO和去同步器FIFO合并成一个FIFO。将该FIFO的泄漏和去同步器部分分开的FIFO计数称为“有效写指针”。每个去同步器可以将T1和E1信号二者以及这些信号的组合信号去同步。去同步器的基于共享RAM的数字锁相环比现有技术的单独锁相环中采用的触发器更有效。通过共享去同步器的大多数部件，芯片面积得以节省，因而可以实现更高密度的部件。
在阅读结合附图所作的详细说明之后，本领域的技术人员将会清楚本发明的其它目的和优点。
附图简述
图1是说明结合了根据本发明的三个去同步器的去映射器的最简框图；图2是根据本发明的去映射器的“前端”的高级部件框图；以及图3是根据本发明的去同步器的高级部件框图。
优选实施例的详细说明现参照图1，根据本发明的去映射器10包括三个去同步器12、14、16；三个相关联的基于RAM的FIFO(数据缓冲器)18、20、22；以及三个“前端”电路24、26、28。每个去同步器12、14、16具有多个数字锁相环(DPLL)12a、14a、16a，它们由共享电路12b、14b、16b和多个(28个)计数器电路12c、14c和16c组成。这些计数器电路可针对T1或E1信号进行配置。对于E1信号，计数器电路从33/34开始计数，而对T1信号，计数器电路则从44/45开始计数。如箭头25所示，去映射器10可以将多个支路单元(TU)去映射，即将STS-3SONET信号带宽内多达84个T1信号、63个E1信号或这些信号的组合信号去映射。如箭头27、29、31所示，去映射器10输出以21至28为一组的多个单独的T1/E1信号。
去映射器10的输入由开销端接器(未显示)获得，开销端接器例如美国康奈提格州舍尔顿(Shelton，CT)的Transwitch公司生产的PHAST@端接器。PHAST@端接器输出其中去除了大多数SONET开销字节的复用支路单元(亦称为虚支路)的字节宽度的串行流。该串行数据流包括根据SONET映射技术复用的多达63个或84个TU。而且，该串行数据流包括相当大的抖动。去映射器10将各T1/E1数据流去映射(解复用)并将这些带抖动的数据分配到单独编址的基于RAM的接收FIFO 18、20、22中。这些RAM模块18、20、22中的每个RAM模块为多达28个FIFO提供足够的存储空间。这些FIFO中的每个FIFO是一个组合式泄漏和去同步器FIFO，且每个FIFO可存储64比特(用于泄漏的±4指针移动)加用于去抖动的64比特。每个FIFO具有一个写指针和一个或多个(在多播情况下)读指针。在更新深度测量时从写指针中减去泄漏FIFO深度，其差值为“有效写指针”时。
本发明的去映射器和去同步器的细节可参见图2和图3，其中，为简洁起见，只显示了一个基于RAM的FIFO18和一个去同步器12。
现参照图2，去映射器10包括一个共享RAM FIFO18，FIFO18由开销端接器102写入，端接器102包括前端控制A104、前端控制B106以及同步和仲裁模块108。用于向FIFO100写入的其它支持电路包括字节对齐模块110、加法器112、减法器114、加/减法器116、“同或(XNOR)”门118以及“与”门119、延迟线120、(56字深度)寻址RAM(addressing RAM)122和缓冲器124以及控制微处理器126。该寻址RAM用于将线路#(28个字)和TU(28个字)映射到UTU。控制微处理器126可位于芯片上或芯片外。
前端控制A104和前端控制B106允许设备耦合到光纤环。每个前端控制从SONET帧中导出下列信号数据、支路单元号(TU#)、线路号(用于深度测量)、深度使能和控制。同步和仲裁单元108接收这些信号并提供如下信号地址(复用TU#和线路#)、A/B指示器、数据、控制和深度使能A&B。当深度使能有效时，选择线路#，而当深度使能无效时，选择TU#。地址用于对RAM122寻址，并在选择线路#时，如标记为“线路#”的箭头所示将地址转发到后端。线路#为5比特，是4帧组成的复帧中的SONET行译码。寻址RAM122利用该地址输出5比特“已用支路单元(UTU)”(UTU)编号，此编号如标为“UTU”的箭头所示转发给后端。UTU是A或B侧TU到28个信道之一的映射以及线路#到任何FIFO信道的映射，以允许广播或多播。此映射由处理器126在RAM122中设置。UTU还指定缓冲器124中的读地址，并指定经一个时钟延迟120之后的相同的写地址。对缓冲器124进行读寻址，将写指针124a、泄漏深度124b和残留数据(data residue)124c从缓冲器124中读出。延迟的写寻址使来自加法器112、加/减法器116和字节对齐模块110的新数据写入缓冲器124中的相同位置。UTU还与来自加法器112的写指针拼接起来以向FIFO RAM18提供写地址。微处理器126还确定在122c处存储的T1/E1比特的值，该值输出到标记为“T1/E1”的箭头所示的后端。A/B指示器通过“同或”门118与寻址RAM122中122b所示处保存的A/B选择相耦合。“同或”门118的输出通过“与”门119与深度使能A&B相耦合，以向后端提供一个两比特的输出信号，如标记为“深度使能A&B”的箭头所示。此信号还为FIFORAM18和缓冲器124的写地址提供写使能。
在时钟控制下，来自同步和仲裁模块108的数据连同来自寻址RAM124的残留数据124c(必要时)一起写入FIFO18中。利用来自同步和仲裁模块108的控制信号及寻址RAM124的写指针124a，以钟控方式使数据通过字节对齐模块110。每次正好将一个字节写入RAM FIFO18中。如果控制信号指示来自同步和仲裁模块108的数据多于8比特，则将超出8的比特从字节对齐模块110转发到残留数据(data residue)缓冲器124c。如果从同步和仲裁模块108收到数量少于8的比特，则来自残留数据缓冲器124c的比特用于拼凑字节。如果这两个数据源的比特不足以构成一个数据字节，则不进行写操作，并且将这些比特均保存在残留数据缓冲器124c中。
来自同步和仲裁模块108的控制信号还传递给加法器112和加/减法器116。加法器112把写指针加起来，写指针保存在缓冲器124a中并如上所述在写FIFO RAM18时用于对其寻址。加/减法器116根据来自同步和仲裁模块108的控制信号中的正和负指针移动或泄漏指令调整缓冲器124b中存储的泄漏深度。减法器114计算缓冲器124a中所存储的写指针与缓冲器124b中所存储的泄漏深度之间的差值，以确定“有效写指针”，此指针如标记为“有效写指针”的箭头所示转发给后端。如以下参照图3所作的更详细的说明，根据如标记为“读地址”的箭头所示的由后端提供的地址，如标记为“读数据”的箭头所示将数据从RAM FIFO18中读出。
来自前端控制的深度使能允许对RAM122寻址，并通过122a的UTU输出对RAM124寻址，以便进行深度测量。深度测量是在9个SONET帧行中的8个帧行的TOH开销字节中进行的，以便每4个SONET帧就对每条线路测量一次深度。
现在参见图3，去映射器的后端连接到同一FIFO RAM18，且通常包括多个DPLL12a，它们各由一个共享电路12b和多个计数器模块12c组成。共享电路12b包括一个时间轮计数器202、一对寄存器204、不同的缓冲器206、208、多路复用器210、212、214、减法器216、218、增量器220、累加器222、一时钟延迟模块224、“同或”门226和线路译码器228。计数器模块12c的数量对应于要去映射的线路(T1/E1)的数量。每个计数器模块12c最好包括5个触发器232、234、236、238、240、3个“与”门242、244、246、递减计数器248以及零比较器250。
如以上参照图2所述以及如图3中标记箭头所示，去映射器的后端从前端接收下列信号有效的写指针、UTU、T1/E1、线路#、深度使能A、深度使能B和数据。有效写指针、UTU和线路#信号保存在寄存器204中，具有对应A和B方向的不同的值，这是因为SONET帧以及相应的深度使能可能在A和B之间移相。数据信号如下所述选择性地施加到计数器模块12c上。除了接收这些信号之外，后端还从时钟源(未显示)接收一个68.68MHz的时钟。该时钟频率是精心选择的，以便可以从其派生出T1和E1时钟。
时间轮计数器202通过线路#译码器228选择一个计数器模块12c，译码器228允许DQ触发器232锁存来自FIFO RAM18的一个比特，该比特是根据提供给RAM18以及多路复用器214的读地址从FIFO RAM18读出的。递减计数器根据数据是T1数据还是E1数据，从33/34或44/45开始递减计数，数据是T1数据还是E1数据是由DQ触发器238选择的，触发器238从缓冲器206接收T1/E1指示，缓冲器206又根据A/B深度使能从缓冲器204接收T1/E1指示。递减计数器248的输出是一个5比特信号。应理解，5比特信号只能计数到32或从32开始计数。为了从33或44开始递减计数，保持触发器240周期性地保持该计数一个时钟周期，以便均匀地分配“多余计数”。为了从34或45计数，由“与”门246的输出使该计数器的冻结输入(freeze input)有效，“与”门246的输出由如下更详细说明的累加进位信号确定。当零比较器250判定计数器输出Q为零时，触发“与”门244并使数据从触发器232通过触发器234移到去映射器的“数据输出”线路。该零信号还使触发器236复位，使其发出一个“有效”信号，以通过多路复用器212使能增量器220和累加器222，其中多路复用器212已根据时间轮计数器202选择了计数器模块12c。
递减计数器248的Q输出(作为1比特30秒中读指针的小数部分)存储在由多路复用器210选择的部分缓冲器204中，多路复用器210由线路#信号控制。递减计数器248的Q输出的最高有效位对应去映射器的“时钟输出”信号线。
增量器220使存储在缓冲器208中的与来自缓冲器206的UTU级联的读指针递增，以形成用于对RAM FIFO18寻址的读地址。根据前述，可以理解，每当数据从计数器模块12c中读出时，读指针便递增。还可以理解，每个计数器模块12c均有对应的单独的读指针。来自缓冲器208的相应读指针由时间轮计数器202提供给缓冲器208的读指针选择。根据从时间轮计数器202接收的经延迟模块224延迟一个时钟周期的写地址，将递增了的读指针写入缓冲器208中的相应地址。
存储在缓冲器208中的读指针还用于计算存储在缓冲器206中的深度测量值。深度测量值是读指针与减法器216所确定的有效写指针之间的差值(7比特)，其与线路#相关联的递减计数器248的输出的小数值级联。根据时间轮计数器202提供的读地址从缓冲器206中读出深度测量值。根据经延迟模块224延迟一个时钟周期的写地址将深度测量值写入缓冲器206中。缓冲器206仅在经延迟的时间轮计数与“同或”门226确定的线路#相同时才被使能，此时，将来自寄存器204的数据写入缓冲器206中的相应地址中。
为了实现锁相环，由减法器218将从缓冲器206读出的深度测量值减去一个偏移量(17比特)，并且将结果发送到累加器222。所述偏移量对E1和T1各不相同，要加以选择，使得在FIFO深度位于中点时产生一个进位信号，以对递减计数器进行控制，从而产生标称的E1或T1平均频率。累加器从缓冲器208中读取累加器值，并将其与减法器218的结果相加，而后在下一个时钟周期将新的累加器值写入缓冲器208中。当累加器溢出时，则将一个进位值写入缓冲器208中。该进位值与触发器238的输出配合，用于如上所述使递减计数器248对“额外”的第34次或45次计数冻结(freeze)。因此，当输入数据速率超过数据的写出速率时，缓冲器深度增加，导致减法器输出减少。这样，累加器就不会经常溢出，将会产生较少的进位。由于进位较少，递减计数器248就不会经常冻结，导致零计数值频繁出现及输出数据率稍微增加。当输入数据速率低于写出数据率时，出现相反的情况。
至此已经描述了和示意了一种去同步器以及包含这种去同步器的高密度SONET去映射器。虽然说明的是本发明的特定实施例，但意图不是将本发明局限于此，实际上要表明的是，本发明范围与本技术领域所允许的一样宽，因此，对本说明书也应作同样理解。因此，虽然该去同步器是用为28个支路单元服务的28个计数器来加以说明的，但根据应用，可以运用更多或更少的计数器。类似地，虽然去映射器显示为包含3个去同步器，但根据应用，可以采用更多或更少的去同步器。此外，虽然优选时钟为68.68MHz，但应理解，存在其它合适的频率。本领域的技术人员因此应理解，可以在不偏离本发明所要求的精神和范围的前提下，对所提供的方面作其它修改。
权利要求
1.一种用于SONET去映射器的去同步器，包括a)用于存储多个信道的数据的数据FIFO；以及b)连接到所述FIFO用于从所述FIFO中读出数据的多个数字锁相环，所述多个数字锁相环用产生FIFO读地址的共享电路和多个分频计数器来实现，所述多个分频计数器响应时钟信号选择性地以每次一个的方式连接到所述共享电路。
2.如权利要求1所述的去同步器，其特征在于，所述共享电路还包括用于确定每个所述信道的所述FIFO深度的深度计算器，所述深度计算器响应时钟信号选择性地以每次一个的方式连接到所述分频计数器。
3.如权利要求2所述的去同步器，其特征在于，每个所述分频计数器包括用于响应所述深度计算器，根据FIFO深度调整所述分频计数器的计数速率的计数停止器。
4.如权利要求2所述的去同步器，其特征在于，所述深度计算器包括连接到读指针和有效写指针的第一减法器。
5.如权利要求4所述的去同步器，其特征在于所述有效写指针是写指针和泄漏深度之间的差值。
6.如权利要求1所述的去同步器，其特征在于每个所述分频计数器包括为与所述分频计数器相关联的信道提供数据和时钟的数据输出和时钟输出。
7.如权利要求1所述的去同步器，其特征在于每个所述分频计数器可配置为读取T1或E1数据。
8.如权利要求1所述的去同步器，其特征在于所述时钟信号大约为68.68Mhz。
9.如权利要求1所述的去同步器，其特征在于所述共享电路包括与时钟相连的时间轮计数器，所述时间轮计数器提供所述时钟信号。
10.如权利要求1所述的去同步器，其特征在于所述读地址包括允许进行多播的已用支路单元。
11.一种SONET映射器，包括a)第一多个去同步器，每个去同步器包括i)用于存储第二多个信道的数据的数据FIFO；以及ii)连接到所述FIFO用于从所述FIFO读出数据的第二多个数字锁相环，所述多个数字锁相环用产生FIFO读地址的共享电路和多个分频计数器来实现，所述多个分频计数器响应时钟信号选择性地以每次一个的方式连接到所述共享电路；b)第一多个前端电路，各前端电路连接到所述数据FIFO之一，并且各前端电路连接到一个SONET信号源。
12.如权利要求11所述的SONET去映射器，其特征在于，每个所述共享电路还包括用于确定每个所述信道的所述FIFO深度的深度计算器，所述深度计算器响应时钟信号选择性地以每次一个的方式连接到所述分频计数器。
13.如权利要求12所述的SONET去映射器，其特征在于，每个所述分频计数器包括用于响应所述深度计算器，根据FIFO深度调整所述分频计数器的计数速率的计数停止器。
14.如权利要求12所述的SONET去映射器，其特征在于，所述深度计算器包括连接到读指针和有效写指针的第一减法器，所述读指针由所述共享电路产生，而所述有效写指针由对应的前端电路产生。
15.如权利要求14所述的SONET去映射器，其特征在于所述有效写指针是写指针和泄漏深度之间的差值。
16.如权利要求11所述的SONET去映射器，其特征在于每个所述分频计数器包括为与所述分频计数器相关联的信道提供数据和时钟信号的数据输出和时钟输出。
17.如权利要求11所述的SONET去映射器，其特征在于每个所述分频计数器可配置为读取T1或E1数据。
18.如权利要求17所述的SONET去映射器，其特征在于每个所述前端电路为各信道提供E1/T1指示器。
19.如权利要求11所述的SONET去映射器，其特征在于每个所述前端电路为允许进行多播的各信道提供已用支路单元指示器。
20.如权利要求11所述的SONET去映射器，其特征在于每个所述前端电路提供深度使能指示器。
21.一种用于SONET去映射器的去同步器，包括a)组合式泄漏和去同步器FIFO；以及b)连接到所述FIFO用于从所述FIFO中读出数据的数字锁相环，其中，所述FIFO具有读指针、写指针以及将所述FIFO的泄漏部分与所述去同步器部分分开的有效写指针。
22.如权利要求21所述的去同步器，其特征在于所述有效写指针是所述写指针和泄漏FIFO深度之间的差值。
23.如权利要求22所述的去同步器，其特征在于还包括c)用于定期测量泄漏FIFO深度的深度测量装置。
24.如权利要求23所述的去同步器，其特征在于每次进行深度测量时重新计算所述有效写指针。
全文摘要
一种SONET映射器(10)包括三个去同步器(12，14，16)，每个去同步器包括基于RAM的FIFO(18，20，22)、共享数字锁相环(12a，14a，16a)、共享弹性缓冲存储器(12b，14b，16b)和28个33/34/44/45分频计数器(12c，14c，16c)。与对28个T1/E1信道中的每个信道使用单独FIFO的常规去同步器不同，每个信道的弹性缓冲存储器是共享RAM块的可寻址部分。每个去同步器根据从28个T1/E1信道中的每个信道所对应的读指针、“有效写指针”和分频时钟导出的FIFO深度计数为该信道产生一个时钟。每个去同步器既可以将T1和E1信号二者去同步，也可以将这些信号的组合信号去同步。此外，本发明将泄漏FIFO和去同步器FIFO合并成一个具有有效写指针的FIFO。从而不必为各FIFO维护各自的计数器和指针。
文档编号H04J3/07GK1653732SQ03810244
公开日2005年8月10日 申请日期2003年2月13日 优先权日2002年3月11日
发明者J·F·吉尔斯多夫 申请人:美商传威股份有限公司