专利名称：用于在视频信号中提取同步信号的方法和电路的制作方法
技术领域：
本发明涉及从包括水平和垂直同步脉冲的输入视频信号中提取同步信号并且产生水平和垂直同步信号的方法。
本发明在集成电路中具有大量应用，用于获得要用于电视屏幕上的视频同步信号，或为了使用它们来数字化将显示在LCD屏幕上的视频信号。
背景技术：
在LCD类型的数字屏幕上显示所述视频信号内容，允许借助于主时钟信号来以给定的频率数字化该视频信号，以便获得一组基本数字信号。这些基本数字信号被用于那些构成所述LCD屏幕的画面元素或像素，以便再现所述视频信号的视觉内容。
这种转换所必需的主时钟信号通常由锁相环(PLL)产生，所述锁相环在其输入端接收具有要数字化为其频率的视频信号行频的第一时钟信号，以及具有要数字化为其频率的视频信号帧频的第二时钟信号。第一时钟信号允许定义主时钟信号频率，其频率是第一时钟频率的倍数。第二时钟频率具有作用于在两个图像帧之间PLL操作的目的，特别是用于使所述PLL垂直同步脉冲期间以开环操作。
在一方面有必要以所述行频提供第一时钟信号，这一信号也被称为水平同步信号(Hsync)，而且另一方面有必要以所述帧频提供第二时钟信号，这一信号也被称为垂直同步信号(Vsync)。
所述视频信号除了包括视频内容之外还包括同步信息，而不管视频内容可能采用的是什么编码格式。特别地，它包括标记每个视频行开始的水平同步脉冲和标记每个视频帧开始的垂直同步脉冲，必须要独立地提取后者以便产生水平和垂直同步信号。
一种在参考来自模拟装置的AD9888的电路中实现的方法对于从所述视频信号中提取这些同步信号是众所周知的。
该方法描述了一种计数器，该计数器在视频信号电平处于第一逻辑状态(例如对应于同步脉冲的逻辑“低”状态)时递减，并且在视频信号电平处于第二逻辑状态(例如“高”的逻辑状态)时递增。在比基准周期长的周期期间由所述计数器进行的递减计数表明同步脉冲的存在，所述基准周期的值直接关联到属于视频信号编码格式的同步脉冲的持续时间。
根据从视频信号中提取同步信号的现有技术获知的方法具有某些局限性。
因为同步脉冲的持续时间随视频的格式而变化，所以每当视频信号的编码格式变化时，必须修改基准周期值。
该方法包括识别视频信号的编码格式，鉴于存在的多种编码格式，所述识别使得该方法实现复杂化。因此该提取同步信号的方法不能普遍适用，这是因为它需要为每个已知的视频信号格式设置新的参数。
另一方面，由于同步脉冲的持续时间从一种编码格式到另一种而有过大的变化，所以难于制造这种大小的计数器。
最后，这种方法不能使用在其中不能识别出所述视频信号编码格式的情况，例如在存在专有编码的情况，这是因为不可能接下来定义所述基准周期。
发明内容
本发明的目的是自动且独立于输入视频信号的编码格式地从所述输入视频信号中提取同步信号。
为此，依照本发明的所述方法包括-计算步骤，用于计算在输入视频信号中视频行的持续时间，-强制(force)步骤，用于把所述输入视频信号强制到输出电平，所述输出电平对应于在水平同步脉冲之后的所述输入视频信号的电平，所述输入信号被强制在每个水平同步脉冲末尾和由所述行持续时间的第一百分比定义的时刻之间，以便产生水平同步信号Hsync。
提取同步信号的困难在于输入视频信号不仅包括水平和垂直同步信号，而且还包括要除去的寄生脉冲这一事实。所述寄生脉冲尤其对应于目的在保护视频内容知识产权的脉冲，或对应于依照交错模式插入在垂直同步脉冲任意一边的所谓均衡脉冲。
这种方法基于这样的事实，所述事实是目前已知的视频编码格式的寄生脉冲始终位于在所述水平同步脉冲末尾和由所述视频行持续时间Δ的百分比X1定义的时刻之间的时间间隔Δ1之中。在所述时间间隔期间强制输入视频信号的电平就能够产生同步信号，在该同步信号中，只存在水平同步脉冲，而抑制寄生脉冲。
这种方法不受在视频信号中水平同步脉冲宽度任何变化的影响。所述方法同样不受在所述视频行持续时间变化的影响，所述变化例如在输入视频信号中行频的变化，这是因为在这一期间发生强制操作的时间间隔被定义为表示行持续时间百分比而非固定值的最终值。
这种方法能够在视频信号内提取指示每个视频行开始的水平同步信号(Hsync)，对于具有1600*1200像素的分辨率、逐行和隔行编码格式以及3电平编码格式的UXGA编码格式而言尤其如此。
依照本发明的所述方法还包括在计算步骤之前进行的步骤，所述在前步骤包括-第一测量子步骤，用于测量所述输入视频信号中从一组所述输入视频信号的上升沿中取出的两个连续上升沿之间的低电平持续时间和高电平持续时间。
-反相子步骤，对于所述第一测量子步骤中执行的连续测量组来说，在低电平持续时间与高电平持续时间之间的比值大于1的情况下，使所述输入视频信号的电平反向。
该方法提供同步脉冲极性的自动检测。这种特征允许在所述同步脉冲期间产生具有正电平的输出同步信号，而不管输入视频信号的同步的极性是什么。
依照本发明的方法其特征还在于所述计算步骤包括-第二测量子步骤，用于测量从一组输入视频信号的上升沿中两两取出的连续上升沿之间的持续时间，-处理子步骤，用于从所述第二测量子步骤测量的持续时间中提取最大值，所述最大值对应于所述视频行的持续时间。
计算所述视频行的持续时间是基于在第二测量子步骤中执行的大量测量。所述处理子步骤允许不考虑关于寄生脉冲和关于在视频帧末尾和下一视频帧开始之间的水平同步脉冲的边缘。这种方法从而就能够产生对应行持续时间的可靠值。
所述依照本发明的方法，其特征还在于可以周期地激活用于计算所述视频行持续时间的计算步骤以便更新所述视频行的持续时间值。
这允许使所述提取过程在所述输入视频信号的格式任意改变的情况下自动适合于所述同步脉冲。
所述依照本发明的方法还包括根据所提取的水平同步信号产生垂直同步信号的步骤。
在两个视频帧之间-即在产生垂直同步脉冲期间-的视频信号中使所述水平同步的极性反向。因此，提取所述垂直同步脉冲Vsync是根据这样的事实，所述事实为如果视频行的一定时间范围的电平是恒定的并且与所述水平同步脉冲电平相同，即在此时间期间内处于低电平，那么其特征为垂直同步脉冲的存在。
继而该提取所述垂直同步脉冲的方法允许适合于目前已知的、不同的视频编码格式。
本发明还涉及一种集成电路，所述集成电路包括用于实现如上所述依照本发明方法的步骤和子步骤的硬件和/或软件装置。
该集成电路允许从输入视频信号提取并产生水平Hsync和垂直Vsync同步信号。这种集成电路被有利地用来产生上述PLL的水平和垂直同步信号，以致所述PLL允许产生用于驱动一个或几个模拟-数字视频转换器的主输出时钟信号。
现在参考以下描述的实施例并结合附图解释本发明的详细方面，在这些附图中，采用同样的方式来指定同样的部分或子步骤图1是用于依照本发明的方法的步骤框图，图2给出了依照逐行模式下的输入视频信号和根据依照本发明方法得出的同步信号的时间图，图3举例说明了依照本发明方法的实施例，图4给出了在隔行模式下的输入视频信号和根据依照本发明方法得出的同步信号的时间图。
具体实施例方式
图1是用于依照本发明的方法的步骤的框图，所述方法根据输入视频信号得出水平和垂直同步脉冲。
为了抑制所述输入视频信号的交流分量，所述方法包括处理步骤101，所述处理步骤允许切去处于比消隐电平高的电平的所有信息。当然，只有当所述输入视频信号没有对应于合成同步信号时才执行该步骤101。因此，修改的所述输入视频信号对应于包括同步脉冲或寄生脉冲的合成同步信号Csync。
在输入信号具有RGB格式(红色-绿色-蓝色)的情况下，所述同步信息通常包含于通称为SOG(绿色同步)的绿色分量中，而在输入信号具有YcrCb格式的情况下，所述同步信息包含于亮度分量Y中。依照本发明的方法只分析那些包含所述同步信息的输入信号的分量以便提取水平和垂直同步脉冲。
所述方法包括用于有条件地使所述输入视频信号电平反向的在前步骤102。为此，所述在前步骤102包括-第一测量子步骤103，用于测量所述输入视频信号中从一组所述信号Csync的上升沿中取出的两个连续上升沿之间的低电平持续时间和高电平持续时间。有利地对一组64个连续的上升沿即一个合计持续时间来执行该第一测量子步骤103，所述合计持续时间足够长到可以不考虑插在两个视频帧之间的、定义寄生脉冲或水平同步脉冲的上升沿，而是代之以确保考虑定义在视频帧内水平同步脉冲的上升沿。
-反相子步骤104，在由所述第一测量子步骤执行的这组64个连续测量上，在高电平持续时间与低电平持续时间之间的比值大于1的情况下，使所述输入视频信号的电平反向。从而如果检测到在信号Csync中同步脉冲的极性为负，那么使所述输入视频信号Csync反向。
所述方法包括计算步骤105，用于计算在所述输入视频信号Csync中视频行的持续时间Δ。对所述合成同步信号Csync执行该计算，所述Csync可能已经在所述反相子步骤104中经受到了极性反相。
该计算步骤105包括第二测量子步骤106，用于测量从一组所述输入视频信号的上升沿中两两取出的连续上升沿之间的持续时间。有利地，该步骤执行一系列1024个测量，所述测量均必须都满足特定的条件。特别地是，P是整数-如果考虑定义该组1024个值的测量，那么数目为N的测量不得与之前数目为N-1的测量相差±P％，并且-数目为N-1的测量不得与之前数目为N-2的测量相差±P％，并且-数目为N-2的测量不得与之前数目为N-3的测量相差±P％。
如果数目为N的测量与之前数目为N-1的测量相差超过±P％，那么不考虑该数目为N的测量，也不考虑三个随后的测量。
该计算步骤105还包括处理子步骤107，用于从所述第二测量子步骤106中测量的所述1024个持续时间组中提取最大值，所述最大值对应于所述视频行的持续时间Δ。
有利地，周期地激活所述计算步骤105以便更新所述视频行持续时间Δ的值。
所述方法包括强制步骤108，用于把所述信号Csync强制到一个输出电平，该输出电平对应于在所述水平同步脉冲之后的所述信号Csync电平，所述信号被在一个时间范围Δ1上(时间范围Δ1被定义为在每个水平同步脉冲末尾和由所述行持续时间Δ的第一百分比X1表示时刻之间的持续时间)，以便产生水平同步信号Hsync。如果在所述持续时间Δ1期间一些寄生脉冲存在于信号Csync，那么除去它们以便形成所述水平同步信号Hsync。
为了在所述行的开始同步，信号Csync的上升沿用于开始所述持续时间Δ1的计算。如果最初属于意欲要除去的脉冲的上升沿被用于开始所述持续时间Δ1的计算，那么将在随后上升沿上执行对所述行开始的同步，对一个也是。
所述方法包括产生步骤109，用于在提取逐行模式下(即非隔行的)和隔行模式下这二者中的输入视频信号Csync中的垂直同步脉冲的过程中产生垂直同步信号Vsync，所述水平同步脉冲宽度宽度最多到达视频行持续时间的20％。所述垂直同步信号提取基于下列信息-处于所述行持续时间Δ的25％和75％的所述Csync信号的状态，-处于所述行持续时间Δ25％的Hsync信号的状态，在所述行持续时间Δ
中上升沿的数目，其中0+表明不考虑在所述行开始时的第一个上升沿，-在所述行持续时间Δ的[18.75％，75％]范围中Csync信号连续高状态的最大持续时间。
通过选择在所述行持续时间Δ的18.75％处所述范围的起点，除去在Csync信号上升沿之后比所述行持续时间Δ的12.5％大的起始脉冲。为了简化所述方法，所述方法只估计Csync信号稳定在所述行持续时间Δ的6.25％的倍数(即在18.75％，25％，31.25％，...，81.25％，87.5％)连续三次，在这三个脉冲期间返回到低状态。
有利地，所述方法得益于所述处理并且分析对所述Vsync信号提取的执行，其还用于产生表明所述输入视频信号Csync的瞬时场的场信号。
当验证下列一个条件时，认为所述Vsync信号是活动的-条件1在75％的Csync信号是高，并且在25％的Hsync信号是低，在水平行持续时间Δ的
之间Csync信号上升沿的数目小于或等于三个，并且除在Csync下降沿之后的第一个脉冲之外，在范围[18.5％，87.5％]中Csync信号连续高状态的最大时间比行时间持续时间Δ的12.5％绝对地高。
所述Vsync信号在所述行时间持续时间Δ的87.5％处变化。
所述场信号在所述行时间持续时间Δ的87.5％处变化。
-条件2在25％处Hsync信号是高。
在行时间持续时间Δ的25％，所述场输出信号由Csync信号的反向电平给出。
所述Vsync信号在所述行时间持续时间Δ的37.5％处变化。
所述场输出信号在所述行时间持续时间Δ的37.5％处变化。
-条件3在75％处Csync信号是低，并且在25％处Hsync信号是高，并且在25％处Hsync信号是低，并且在水平行持续时间Δ的范围
之间Csync信号上升沿的数目在范围[1，2]之间，并且在范围[18.75％，87.5％]中Csync信号连续高状态的最大时间高于或等于行时间持续时间Δ的12.5％。
所述Vsync信号在所述行时间的87.5％处变化。
所述场输出信号由在所述行时间持续时间Δ的范围
中上升沿的数目给出。当然，如果上升沿的数目等于一，那么所述场输出信号是低。如果上升沿的数目等于两个，那么所述场输出信号是高。所述场在所述行持续时间的87.5％处变化。
图2示出了在所述逐行模式下的输入视频信号Csync和由依照本发明方法提取的同步信号Hsync和Vsync的时间图。
所述输入视频信号Csync是来源于所述处理步骤101的合成同步信号，在处理步骤101中已经切去了处于比所述黑色电平高的电平上的所有信息。这是在逐行模式下的视频信号，其同步脉冲极性是负的。
每个视频行的开始由灰色三角形表示。所述视频信号Csync的每行包括水平同步脉冲，对于要加以提取以便产生同步信号Hsync的脉冲P1-P2-P3尤其如此。
除去所有的寄生脉冲，这是脉冲P4的情况，所述脉冲P4对应于例如目的在保护视频内容的知识产权之类的脉冲。所述强制步骤108被施加到每个视频行。当没有寄生脉冲存在于单独视频行的时间范围Δ1(由脉冲P3的上升沿和如行持续时间Δ的百分比X1定义的时刻T1确定界线)中时，所述同步信号Hsync是所述信号Csync的基本拷贝。所述强制步骤108在除去脉冲P4的过程中发挥其完全功能。当然，所述时间范围Δ1中所产生的信号Hsync的电平保持等于在所述脉冲P3的上升沿之后的信号Csync的电平N1。
所述同步信号Vsync在时刻T4转换为负电平，T4可以表示为所述行持续时间Δ的百分比X4；并且在时刻T5转换为正电平，T5可以表示为所述行持续时间Δ的百分比X5。
图4示出了依照具有同步信号Hsync和Vsync的隔行模式的输入视频信号Csync的时间图，所述同步信号Hsync和Vsync根据依照本发明的所述方法得出。
所述输入视频信号Csync是来源于所述处理步骤101的合成同步信号，在处理步骤101中已经切去了处于比所述黑色电平高的电平上的所有信息。这是在逐行模式下的视频信号，其同步脉冲极性是负的。
每个视频行的开始用灰色三角形表示。所述视频信号Csync的每行包括水平同步脉冲，对于要加以提取以便产生同步信号Hsync的脉冲P1-P2尤其如此。
除去所有的寄生脉冲，这适用于对应于均衡脉冲的脉冲P3，所述均衡脉冲的宽度具有所述垂直同步脉冲宽度的一半。所述强制步骤108被施加到每个视频行。
当没有寄生脉冲存在于单独视频行的时间范围Δ1(由脉冲P2的上升沿和如行持续时间Δ的百分比X1定义的时刻T1确定界线)中时，所述强制步骤意思是用于定义所述同步信号Hsync的信号Csync的基本拷贝。所述强制步骤108在除去所述脉冲P3过程发挥其完全的功能。当然，在时间范围Δ1上所产生的信号Hsync保持等于在脉冲P2的上升沿之后的所述信号Csync的逻辑电平N2。
所述同步信号Vsync在时刻T4转换为负电平，T4可以表示为所述行持续时间Δ的百分比X4；并且在时刻T5转换为正电平，T5可以表示为所述行持续时间Δ的百分比X5。
图3示出了依照本发明用于从输入视频信号Vin中提取水平和垂直同步脉冲的方法的实施例。该实施例是忒别为集成电路中实现而加以设计的。
其包括触发器300，用于抑制比黑色电平高的所有信号部分并且因而用于提取所述视频信号Vin的交流分量，从而产生所述合成同步信号Csync。如果信号Csync已经有效，那么不使用所述触发器，并且直接从所述合成同步信号中提取所述同步信号。
一个异或类型的逻辑门301(又名XOR门)接收信号Csync和命令信号301a。根据命令信号301a的电平，该逻辑门使信号Csync的逻辑电平反相以便来产生合成同步信号302。从而，如果所述信号301a的逻辑电平是高，那么所述信号302将由所述信号Csync的同步脉冲的极性反向而产生，而如果所述信号301a的逻辑电平是低时，所述信号302与所述信号Csync相同。从而所述信号302定义合成同步信号，其同步脉冲极性始终是相同的。
检测模块303允许检测所述信号Csync的同步脉冲的极性。如果在所述低电平持续时间和所述高电平持续时间之间的比值大于1，所述模块303产生在一组连续的上升沿中所述信号Csync的两个上升沿之间的高电平的命令信号301a。如果不是这样，所述模块303产生低电平的命令信号301a。该检测模块有利地包括上/下类型计数器，所述计数器在其时钟输入端接收例如由石英晶体产生的基准时钟信号，并且在其输入端接收表明所述计数方向的信号Csync。所述计数器在所述信号Csync的两个连续上升沿之间的信号Csync为高电平时递减，从初始值开始，并且在信号Csync为低电平时递增。如果所述计数器值比在所述连续的上升沿组中第二上升沿处的所述初始值高，那么这表明必须使所述信号Csync的极性反向，而如果所述计数器值比处于第二上升沿的所述初始值低，那么这表明不必使所述信号Csync的极性反向。
所述模块305提供所述信号302视频行的持续时间Δ的计算。该模块包括接收例如由石英晶体在其时钟输入端产生的基准时钟信号的计数器。所述计数器在第一个上升沿处复零之后的所述信号302两个上升沿之间递增。在第二个上升沿，在某种意义上本地存储该计数器的值以致可以将它与参考上述子步骤105和图1所描述三个先前的测量相比较。
所述模块304在将其本身与每个水平同步脉冲同步之后，根据所述信号302和有关行持续时间Δ的消息，产生在时刻T1-T2-T3-T4-T5下的命令脉冲P1-P2-P3-P4-P5。所述模块304包括计数器，其在行脉冲的每次开始被重置为零，并且在其时钟输入端接收由所述模块305使用的相同时钟信号。在每个水平同步脉冲开始时递增该计数器，并且由比较器将其瞬时值与在划分所述行持续时间Δ之后获得的一组值相比较。如果所述瞬时值等于在划分之后获得的所述值中的一个，那么由所述模块304产生脉冲pi。特别地是，在所述行持续时间值Δ的87.5％处产生命令脉冲P1，如果所述计数器的瞬时值等于所述行持续时间值Δ的18.75％，那么产生命令脉冲P2；如果所述计数器瞬时值等于所述行持续时间值Δ的25％，那么产生命令脉冲P3；如果所述计数器的瞬时值等于所述行值Δ的37.5％，那么产生命令脉冲P4；并且如果所述计数器的瞬时值等于所述行持续时间值Δ的75％，那么产生命令脉冲P5。
状态机306允许根据所述信号302和所述命令脉冲Pi产生命令信号307。所述命令信号307是这样的，以致其取在每个视频行的所述水平同步脉冲和所述命令脉冲P1的末尾之间的高位值。所述命令信号307被施加到触发器308的时钟输入端，所述触发器308在其输入数据端D接收所述信号302。因此，当所述命令信号307转到高电平时，所述触发器308的信号Hsync就呈现为信号302的电平，并且只要在信号307保持在高电平，其也保持在那个电平，这样就抑制在所述信号302中的所有寄生脉冲。因而，所述触发器308执行强制所述信号302电平的功能。
所述状态机306还提供信号Vsync的产生。为此目的，在由所述命令脉冲P2-P3和P3-P4定义的时刻之间的信号302的逻辑状态由执行逻辑功能的电路加以分析。特别地是，由所述状态机306执行的功能可以由逻辑门的网络形成，例如借助于FPGA类型的可编程电路。由所述状态机执行的功能还可以由微控制器实现，所述微控制器接收由存储在存储器中的计算机程序所发出的指令码。
权利要求
1.一种在视频行开始处从包括水平同步脉冲的输入视频信号(Csync)中提取同步信号的方法；所述方法包括计算步骤(105)，用于计算在输入视频信号(Csync)中视频行的持续时间(Δ)，强制步骤(108)，用于把所述输入视频信号(Csync)强制到输出电平，所述输出电平对应于在水平同步脉冲之后的所述输入视频信号(Csync)的电平，所述输入信号(Csync)被强制在每个水平同步脉冲的末尾和由所述行持续时间(Δ)的第一百分比(X1)定义的时刻之间，以便产生所述水平同步信号(Hsync)。
2.如权利要求1所述的方法，在所述计算步骤之前还包括步骤(102)，所述在前步骤(102)包括第一测量子步骤(103)，用于测量所述输入视频信号中从一组所述输入视频信号(Csync)的上升沿中取出的两个连续上升沿之间的低电平持续时间和高电平持续时间，反相子步骤(104)，对于所述第一测量子步骤(103)中执行的连续测量组而言在低电平持续时间与高电平持续时间之间的比值大于1的情况下，使所述输入视频信号(Csync)的电平反向。
3.如权利要求1或2所述的方法，其中所述计算步骤(105)包括第二测量子步骤(106)，用于测量从一组所述输入视频信号(Csync)的上升沿中两两取出的连续上升沿之间的持续时间，处理子步骤(107)，用于从在所述第二测量子步骤测量的持续时间中提取最大值，所述最大值对应于所述视频行的持续时间(Δ)。
4.如权利要求3所述的方法，其中规定周期地激活所述计算步骤(105)来更新所述视频行持续时间(Δ)的值。
5.一种用于在视频行开始处从包括水平同步脉冲的输入视频信号(Csync)中提取同步信号的集成电路，以便产生水平同步信号(Hsync)，所述集成电路包括计算装置(305)，用于计算在所述输入视频信号(Csync)中视频行的持续时间(Δ)，用于把所述输入视频信号(Csync)强制到输出电平的装置，所述输出电平对应于在水平同步脉冲之后的所述输入视频信号(Csync)的电平，所述输入信号(Csync)被强制在每个水平同步脉冲的末尾和由所述行持续时间(Δ)的第一百分比(X1)定义的时刻之间，以便产生所述水平同步信号(Hsync)。
6.如权利要求5所述的集成电路，包括附加装置，所述附加装置包括测量装置，用于测量所述输入视频信号中从一组所述输入视频信号(Csync)的上升沿中取出的两个连续上升沿之间的低电平持续时间和高电平持续时间；用于在对于所述测量装置中执行的连续测量组而言低电平持续时间与高电平持续时间之间的比值大于1的情况下使所述输入视频信号(Csync)的电平反向的装置。
7.如权利要求5或6所述的集成电路，其中计算所述视频行的持续时间的计算装置包括测量装置，用于测量从一组所述输入视频信号(Csync)的上升沿中两两取出的连续上升沿之间的持续时间，处理装置，用于从所述持续时间组中提取最大值，所述最大值对应于所述视频行的持续时间(Δ)。
8.如权利要求7所述的集成电路，包括用于周期地激活所述计算装置(305)的更新装置。
全文摘要
本发明涉及一种在视频行开始处从包括水平同步脉冲的输入视频信号(Csync)中提取同步信号的方法，所述方法包括－计算步骤(105)，用于计算在所述输入视频信号(Csync)中视频行的持续时间(D)，－强制步骤(108)，用于把所述输入视频信号(Csync)强制到输出电平，所述输出电平对应于在水平同步脉冲之后的所述输入视频信号(Csync)的电平，所述输入信号(Csync)被强制在每个水平同步脉冲的末尾和由所述行持续时间(D)的第一百分比(X1)定义的时刻之间，以便产生所述水平同步信号(Hsync)。用途提取同步信号。
文档编号H04N5/08GK1666499SQ03815230
公开日2005年9月7日 申请日期2003年6月23日 优先权日2002年6月28日
发明者P·贝林, N·古伊勒姆 申请人:皇家飞利浦电子股份有限公司