专利名称：电路基板及方法
技术领域：
本发明涉及电路基板，尤其涉及用于成像辐射的成像装置的电路基板，其中，成像装置包括图像单元阵列。
背景技术：
存在几种不同类型的成像装置，包括电荷耦合图像传感器(也称为电荷耦合器件(CCD))；半导体像素检测器，它包括具有用于将耗尽电压施加到每个像素位置并确定电荷采集容量的电极的半导体基板；以及有源像素半导体成像装置(ASID)，它包括像素或图像单元阵列，其中包括具有像素检测器阵列(检测器单元)和另一像素电路阵列(单元电路)的半导体基板。在国际专利申请PCT/EP95/02056(公开号为WO95/33332)中描述了ASID型装置。如WO95/33332中所述，检测器单元设置成可响应入射辐射而产生电荷，并与单元电路相关联，该单元电路设置成可积累由入射到检测器单元上的辐射而产生的电荷。这些单元电路可单独编址，并包括可根据相关联的检测器单元上的多个连续辐射撞击而积累电荷的电路。可选的是，可直接读出电荷，或者可通过将适当的计数电路结合到单元电路中来对单个的辐射光子撞击进行计数。在预定的时间，可从单元电路中读出电荷或计数，并根据从每个单元电路读出的模拟电荷或计数值来产生图像。术语“读出电路”这里也可用来称为单元电路。
图1中示出了ASID的示例。具有形成于其中的大量检测器单元的检测器层1设在电路层3上，电路层3包括电路芯片，并由具有与形成于检测器层1中的检测器单元相对应的单元电路的半导体基板构成。电路芯片3和检测器层1构成成像装置20，电路芯片3连接于装配板4，其中，外部接口接线10从电路芯片3连接到装配板4。接线10获取由电路芯片3从检测器层1采集的信号，并将它们送到装配板4上的连接件上。成像装置20和装配板4一起构成成像装置片24。
通常，装置20的成像表面积约为一平方毫米到几平方厘米，并且如果需要较大的成像面积，则需要将多个片(tile)彼此相邻放置，以便形成大面积成像系统。由于接线10占用了一定的空间，因此在相邻的成像装置片24之间存在“死区”成像空间11。这种“死区”空间11可导致产生不完整的图像，和/或必须补偿或根据所采集的图像数据外推丢失的数据。
在对应于美国专利序列号08/899936的国际专利申请出版物No.WO98/03011中公开了一种解决相邻的成像片之间的“死区”空间的问题的方法，该专利通过引用结合于本文中。图2示意性地说明了WO98/03011中所公开的设置。每个成像装置片24包括用于该成像装置的支持板5，该支持板因此被斜设，使得固定在成像装置片24下的相邻片的“死区”空间11由此形成了基本连续的成像表面。成像装置片24的平铺阵列利用边到边接点装在适当的支撑结构8上，以便形成大面积的基本连续的成像表面。斜设的片配置的缺点是用于斜设片的设置相对复杂，并且需要的部件和元件比将成像装置20水平放置的情况下所必需的要多。此外，成像表面不在一个平面中，这可引起成像系统像差和赝像。具体而言，如果支撑结构8保持水平，并基本上与入射辐射的方向垂直，则辐射会以一角度入射到成像表面上，由此产生成像系统像差和赝像，并当它穿过斜设的检测器层1时，由于辐射入射到不只一个检测器单元上而降低了图像分辨率。
在上述国际专利申请(国际出版物No.WO95/33332)中公开了成像装置片24的平铺阵列的另一配置。WO95/33332公开了平铺成像装置阵列，其中片的相邻列(a，b)在列方向上有偏置，如图3所示。不难发现，列(a)中的片24的“死区”空间11对应于列(b)中片24的成像表面。在成像操作期间，图3中的设置在横过(最好基本上垂直地)片阵列的列方向的方向上相对于要成像的对象呈台阶状。通过使图3的设置在横向上呈台阶状，在图像曝光期间，“死区”空间11可得以补偿，并基本上被消除。然而，这种设置需要用于相对移动的分节器机制，和图像处理电路以及用于处理最后所得的多次曝光图像的合适软件。这种成像装置片系统比较复杂，并有机械故障的危险。
成像装置片24的已知配置的另一缺点是检测器层1以机电方式通过低温接合凸点而耦合到电路层3。每个检测器单元通过接合凸点而耦合到对应的电路单元，因此存在高密度的接合凸点阵列(例如在此技术中，每平方毫米的接合凸点通常大约在每平方毫米4到40K个接合凸点的范围内)。下表显示了各种装置的空间接合凸点密度。
表1要确保并维持一致的接合凸点质量是极其困难的，特别是由于无法检测到接合凸点。这些困难对于成像装置和成像装置片的质量和产量具有明显的影响。
基于上述考虑而产生了本发明。
发明概要根据本发明的第一方面，提供了一种用于辐射检测器的半导体电路基板，所述辐射检测器包括具有多个设置成可响应入射辐射而产生电荷的检测器单元的检测器基板，每个所述检测器单元包括至少一个检测器单元接点，用于将来自所述检测器单元的电荷耦合到所述半导体电路基板，所述半导体电路基板包括多个单元电路接点，每个单元电路接点配置成可接收来自对应的检测器单元接点的电荷，与所述多个单元电路接点相关联的单元电路；一条或多条导电通路，设置成可让送往和/或来自所述单元电路的控制、读出和电源信号中的至少一个信号通过；以及一条或多条延伸而通过所述半导体电路基板的信号通路，所述一条或多条信号通路电连接到所述导电通路，以为所述单元电路提供外部信号接口。
根据本发明的实施例不需要用接线将来自半导体电路基板(这里也称为电路基板)的控制、读出和电源信号连接到装配板如印制电路板上，这是因为信号通路将这些信号贯穿电路基板而送到半导体电路基板的一个表面上的电接点上。电路基板表面的电接点随后可直接连接到装配板上对应的电接点上。这比将电路基板引线接合到装配板上更加可靠和稳健，并消除了在将已知成像装置片平铺在一起以提供平整的大面积图像表面的情况下在它们之间产生“布线死区”的原因。因此，例如，具有根据本发明的电路基板的大量成像装置片可彼此邻接，以提供基本连续且平整的大面积图像表面。
最好是，一条或多条信号通路包括含有导电材料的通孔，这些导电材料要么基本上填充通孔，要么覆盖通孔壁，导电材料可以是金属材料，具体说可以是金属或成叠的金属和/或金属合金层。更具体地说，导电材料可以是低阻导电材料，它为控制、读出和电源信号提供相对低损耗且低噪声的传输媒介。
在至少一种配置中，半导体电路基板包括第一区和第二区，第一区具有第一厚度，而第二区具有第二厚度，其中第一厚度通常大于所述第二厚度。半导体电路基板设置成使得信号通路延伸通过所述第二区，所述第二区可方便地设置在所述电路基板的边缘附近。
半导体电路基板包括第一表面和第二表面，第一表面设在所述第二表面的对面，并邻近检测器基板。单元电路接点可设在第一表面上，也可设在第二表面上，在前一种情况下，单元电路也可形成于所述第一表面的一个区域，在后一种情况下，单元电路可形成于第二表面的一个区域。当单元电路设在第一表面上时，电路基板经由单元电路与检测器基板的连接将变得很容易。当单元电路设在第二表面上时，由于电路基板具有一定的厚度，因此使电路免受入射到检测器基板上的辐射；在后一种配置中，单元电路可设在电路基板内部。
根据本发明的第二方面，提供了一种制造用于辐射检测器的半导体电路基板的方法，包括以下步骤(a)形成一个或多个通过半导体电路基板的通孔以便形成一条或多条信号通路，该条或各条信号通路具有第一端和第二端；(b)在所述一条或多条信号通路中淀积导电材料，以便在其中提供一条或多条导电信号通路；(c)将控制信号、读出和电源线中的至少一条连接到所述信号通路的第一端；以及(d)将单元电路连接到所述信号通路的第二端。
在一种配置中，该方法包括减少所述半导体电路基板在基板的一个区域的厚度，并形成通过该区的所述通孔。通过减少在信号通路相对于基板的其余部分延伸通过的区域的电路基板的深度，可以控制通孔的纵横或台阶比。如果基板太厚而无法蚀刻，则可在蚀刻这些通孔之前使它变薄；这避免了制造在一端上有很宽通孔的电路基板(这将导致有效电路面积的减少)。
最好是，在减少所述半导体电路基板的厚度之前，在所述半导体电路基板中制造所述单元电路，步骤(b)包括将导电材料插入到所述一个或多个通孔中。
例如，连接到参考电位(如地电位)的导电屏蔽可形成于所述一条或多条信号通路的基本部件的周围，以便使信号通路可以屏蔽噪声，如入射辐射的“散粒噪声”，以及相邻信号通路之间的串扰。最好是，形成屏蔽层的步骤包括在将导电材料淀积到通孔中之前，将导电屏蔽层淀积在所述一个或多个通孔的内壁上；以及在所述导电屏蔽层上淀积绝缘层。
形成通过半导体电路基板的一个或多个通孔的步骤包最好括以下步骤在所述电路基板上淀积光致抗蚀剂材料；将具有对应的一个或多个开口的光刻掩模设在所述区域；通过所述掩模中的所述开口将所述光致抗蚀剂材料曝光；去除所述曝光的光致抗蚀剂材料，以露出所述电路基板；以及蚀刻所述露出的电路基板，以蚀刻通过所述基板的所述一个或多个通孔。
一些合适的蚀刻技术已为本领域技术人员所熟知，其中包括化学蚀刻和等离子蚀刻。
在本发明的另一方面，提供了一种辐射检测器，它包括上述半导体电路基板和检测器基板，检测器基板包括响应入射辐射而产生电荷的检测器单元。检测器单元包括至少一个用于将检测器单元的电荷连接到单元电路的检测器单元接点，检测器基板可通过所述信号通路阵列以机械方式连接到所述电路基板。此检测器可用作简单的辐射检测器，或在“盖革计数器”中用作辐射检测元件。
单元电路可以是任何适合用于实现不同辐射检测或成像装置应用的类型。例如电路可包括以下的一个或多个电荷积累电路；计数器电路；读出电路；能量鉴别器电路；脉冲整形电路；脉冲放大电路；模数转换器电路；以及比率分配器电路。
在一种配置中，检测器单元接点设在所述检测器基板的第一表面上，而检测器基板在与检测器基板的所述第一表面相对的表面上具有偏置接点。偏置接点方便地设置成用于与所述检测器单元接点配合，确定检测器单元的界限，并可基本连续地延伸穿过与检测器基板的所述第一表面相对的所述表面。
根据本发明的另一方面，提供了一种用于制造针对成像辐射的半导体成像装置的方法，该方法包括以下步骤在与检测器单元电路位置阵列相关联的位置上蚀刻贯穿电路基板的通孔阵列；将具有对应于所述单元电路阵列的检测器单元接点阵列的检测器基板放置在与蚀刻的电路基板形成最接近关系的位置上，以使检测器接点对应于所述通孔；以及将导电材料淀积到所述通孔中，以在所述单元电路位置和所述检测器单元接点之间提供信号通路。
在一种配置中，将粘接剂材料有选择地施加到所述检测器基板和所述电路基板中的一个或二者中；并通过所述粘接剂材料将所述检测器基板接合到所述电路基板上。最好是，有选择地应用粘接剂材料层，以留出所述检测器接点基本不被所述粘接剂覆盖，所述粘接剂材料层可包括光致抗蚀剂材料。
这些特定实施例包括辐射检测器片，它包括如上所述的辐射检测器；以及用于固定检测器的装配板，其中该装配板包括用于将信号通路电连接到设在装配板上的对应外部信号线的电接点。
利用本发明的各种实施例，可形成辐射成像盒，它包括外壳和上述的多个辐射检测器片。辐射检测器片可安装并设置成可形成大面积成像平铺阵列。如刚提到的辐射盒是传统胶卷盒的合适的插入替代物。因此，可针对传统成像系统提供固态数字成像，该系统到目前为止只采用胶卷。这消除了重新设计现有系统以适应基于半导体的数字成像系统的需要，而且还减少了由于过时替代这种系统的需要，因为这种系统可以相对容易地通过利用根据本发明的辐射成像盒并将它连接到合适的图像处理设备如计算机上来针对数字成像进行更新。
附图简述下面将仅通过举例参考附图来描述本发明的说明性实施例，附图中类似的标号表示类似的元件，在图中图1是已知成像装置片的示意图；图2是斜设成可提供基本连续的成像表面的已知成像装置片的示意图；图3示意性说明了在列方向上具有列偏置的成像装置片阵列的已知配置；图4是安装在成像支持板上的已知成像装置的接合凸点连接的示意图；图5是采用导电通孔的本发明的一个实施例的示意图；图6是采用导电通孔的本发明的另一实施例的示意图；图7示意性地说明了用于使CMOS电路基板“变薄”的设置；图8A-8G是显示了形成本发明的实施例的电路基板所涉及的各阶段的示意性图；图9是表示采用导电通孔来将检测器基板连接到电路基板上的成像装置的示意图；图10是图9所示配置的详细示意图。
图11A-11H是表示形成基本如图9和10所示的成像装置所需要的各个阶段的一系列示图；图12是表示基本上如图9和10所示的“端到端”放置在平铺配置中的多个成像装置的示意图；图13是表示利用本发明实施例的3×3阵列的成像装置的辐射成像盒的示意图；图14是表示利用如图13所示的辐射成像盒的成像系统的示意图。
图15示意说明采用本发明实施例的成像装置的成像系统；
图16是一例传统成像装置的剖面图；图17是一例传统单元电路的示意电路图；图18是另一例传统检测器单元电路的示意电路图；以及图19是又一传统单元电路的示意框图。
附图详细说明参照图4，可以看见传统成像装置20朝向它的左边具有两个台阶在检测器1和读出器芯片3之间的第一台阶12；以及在读出器芯片3和装配板4之间的第二台阶14。如背景部分所述，这些台阶的用途是使接线10可以连接在读出器芯片3上的接点焊盘与装配板4上的相应接点焊盘之间，由此为读出器芯片3的外部电气接口提供了前述的金属凸点6。在读出器芯片3中，将所有的内部电连接均引到该芯片的一个端上，以方便连接，而且还减少了成像装置片的镶嵌面的死区成像面积量。每个成像装置20需要几个(大约5到15个)外部线来传递控制信号、电源电压和响应于入射辐射产生的读出信号。这些线设在印刷电路板4上，以及例如还可设在可在其上安装成像装置片24的电路板8上。成像装置片24其自身带有若干以例如小金属球形或凸点形式的接点6，并且接点的数量通常对应于外部线的数量。金属凸点6的数量与在成像支持板的电路板8上合适尺寸的小接点7的数量相同，并且接点7连接到前述控制、电源和信号线(未显示)上。
同样如背景部分所述，将会理解，当成像装置片并行且端到端配置时，在上述台阶区域上出现布线死区(即检测器未延伸到的面积)。而且，在传统平铺阵列中，由于支持板比检测器表面宽，因此会在相邻的并行设置的成像装置之间出现空间。如上所述，处理此问题的方法涉及使成像装置相邻的行在成像阵列上交错，并随后在要成像的对象和成像阵列之间进行相对移动。这意味着布线死区的影响至少可基本消除，但这不需要提供相对移动的机制和用于处理最后的多次曝光图像的适当的软件。处理此问题的另一方法是修改单个片的结构，以使相邻的片可被固定的非常近乃至互相接触。这样设置片结构，使得成像装置相对于装配板4和/或支持板平面8斜设。这意味着装置成像装置20的部分可设置成将相邻的成像装置片的死区交叠，以提供基本连续的成像表面，如图2所示。
通常来讲，本发明的实施例利用在电路基板表面之间的导电信号通路在电路基板和装配板4之间实现电连接，不需要接线，由此避免了成像装置末端的“死区”成像空间。导电信号通路是通过蚀刻出穿过基板表面之间的电路基板的孔(通孔)而产生的，用导电材料覆盖孔的内面，或者在孔内加导电填充物。
图5说明根据本发明第一方面的第一实施例，包括成像装置320，它由具有倒装法接合到单元电路基板362的检测器单元接点68的检测器基板60构成(为清楚起见以分解形式表示倒装法结合)。检测器基板60经由建立在单元电路70的电路接点上的接合凸点64倒装接合到电路基板362。而在图5中，电路基板362的控制信号、读出信号和电源电压线361设置成使得它们终止在电路基板362的一端326上的区域，它们也可位于电路基板内的任一个区域。
形成信号通路的一系列通孔321是在区域326蚀刻穿过电路基板362的，以在基板362的各个表面之间提供管道。接点焊盘322a和322b可在电路基板362的各个表面形成，并经由导电填充物322例如金相连接，由此在基板362的各个表面之间提供了低阻导电通路。可使用其它合适的导电材料，如银、铜、铝、钨和锡。通常，接点焊盘322a和322b与导电填充物322同时形成，采用相同的工艺步骤。接点焊盘322a连接到单元电路70的控制、信号和/或电源电压线上，而接点焊盘322b的形成是为了提供合适的接点以电连接到装配板4的接点328上。作为通过填充通孔321提供导电信号通路的备选方式，还可用导电材料涂覆通孔壁。
在电路基板362中采用导电通孔，因此不需要电路基板362和装配板4之间的接线，这意味着检测器基板60、电路基板362和装配板4的末端可位于同一条线上。然后，可放置包括这种检测器基板60、电路基板362和装配板4的器片324，并使它直接与相邻的类似的成像装置片相毗邻，从而获得基本平整且连续的成像表面，而且不需要斜设成像装置片。
宽深比(纵横或台阶比)是通孔的重要参数，因为它确定了可贯穿镀金或用导电材料填充通孔的简易程度。此外，台阶比确定了在其中一个表面上通孔的尺寸，该尺寸如果过大，则会占据对应的电路基板362或装配板4的过多的有用表面积。对电路基板减薄程度的限制可通过电路延伸到基板内的深度来确定。穿过电路基板如硅(Si)或砷化镓(GaAs)、蓝宝石以及其它III-V类基板蚀刻的通孔的台阶比是这样的对于厚度为50到300微米的电路基板，通孔的尺寸在一个表面上将约为30微米，在相对的表面上约为20微米；通常采用大约5∶1的宽深(纵横)比。
在一些情况下，通常当使电路基板363(或在区域326中的局部或沿整个基板)“减薄”时，具有这样的台阶比，使得不可能有效利用装配板4或电路基板表面。在这种情况下，装配板4可包括直立的装配板接点328以补偿电路基板362的薄化区，如图6所示，并使接点328的轮廓加工成可与电路基板362的接点322b电连接。
在本发明的优选实施例中，在贯穿电路基板362蚀刻通孔之前，将它减薄，但也可在蚀刻后将它减薄。单元电路70在形成通孔或减薄以及电路基板的通孔蚀刻之前或之后形成于电路基板362上。当在蚀刻后进行减薄时，对于该孔不必穿透整个基板，由于减薄工艺可消除任何未蚀刻层(由此使该孔露出)。
下面将参照图7和8A-8G来描述一例制造本发明实施例的成像装置的方法。首先转到图7，图中表示在蚀刻之前使硅晶片701“减薄”的设置，其中将晶片701通过标准的后研磨(backgrind)或化学机械抛光(CMP)工艺以机械方式研磨约100到150微米的厚度，这两种工艺均需要具有适当磨蚀性的旋转压板，以提供抛光盘703。晶片701也可以是基本上未经处理的“未加工的”晶片，该晶片通常为6英寸大小并且其上制造有若干电路基板“芯片”。抛光颗粒大小约35微米。晶片701被夹持在旋转的夹头组件705中，夹头组件705包括用于将晶片固定在夹头组件705中的扣环707和用于支持板扣环707的承载件709。承载件709连接到心轴711上，心轴711设置成可对夹头组件705施加旋转运动，并可在抛光盘703上进行前后移动。可在抛光盘703和晶片701之间加入研磨料浆，以参与并润滑机械研磨工艺，经由心轴711施加向下的力，以将晶片701固定在抛光盘703上。代替同时旋转晶片和抛光盘，可以旋转晶片或抛光盘的一个或另一个(而另一部分保持固定)，或者可使抛光盘前后移动。
现转到图8A-8G，描述制造具有导电通孔以提供电路基板的外部接口的成像装置的工艺。虽然只图示了一个导电通孔和信号线，但显而易见的是，该工艺可应用于多个导电通孔和信号线。图8A表示包括控制信号、读出信号或电压源线361的减薄的“CMOS”电路基板362的一部分。如图8B所示，将光致抗蚀剂602淀积在包括电源线361的CMOS电路基板上。随后通过适当的光刻掩模露出光致抗蚀剂602，以留出一定面积的电源线361不被覆盖(图8C)。对于150微米厚的电路基板中的通孔，光致抗蚀剂602通常曝光成可留出30微米的穿过电源线361的孔，由此产生具有基本清晰、笔直侧壁的通孔。这些通孔可以是圆形、椭圆形的，也可以是方形或矩形的，并具有笔直或倾斜的侧边。
然后，通过光致抗蚀剂602的露出区蚀刻电路基板362，例如采用典型的工业标准工艺如SF6\O2\HBr类工艺在电路基板362中产生通孔321(图8D)。接着，从电路基板中去除光致抗蚀剂，并在电路基板(包括通孔321的侧壁(局部图中未示出))上淀积新的光致抗蚀剂层604。随后，将掩模铺设在光致抗蚀剂604上，该光致抗蚀剂被曝光而留出对应于通孔321(包括侧壁)的区域不被覆盖，如图8E所示。然后把金606淀积在电路基板上，更具体说淀积在电源线361的剩余部分上，并沿通孔321的侧壁淀积到电路基板的下表面608上，从而在电源线361和电路基板的下表面之间提供了电连接。金606可通过任何适当的方式如喷镀、电化学淀积、无电(E-Less，或Electro-Less或Electric-less)化学淀积进行淀积。随后去除光致抗蚀剂604，并由此去除了任何过量的金，如图8G所示。在图8G所示的具体配置中，通孔321的侧壁涂有导电材料。
采用减薄的电路基板来制造凸点接合的成像装置中存在的问题是减薄的基板要比未减薄的基板脆弱得多，并且容易破碎或甚至在凸点接合到检测器基板60的过程中断裂。因此，在本发明的另一方面，可在不需要接合凸点时实现检测器和电路基板之间的机械连接，如下所述。
图9中表示根据本发明另一方面配置的成像装置和成像装置片的基本配置。该配置包括具有在一个表面上连续的偏置电极66检测器基板60，和形成于另一表面上以限定检测器单元的检测器单元接点68。检测器基板60通过粘接剂材料382以机械方式连接到电路基板380上，粘接剂材料382可以是光致抗蚀剂、粘接剂或环氧树脂，被形成一定的图案，以使对应于检测器单元接点68的区域露出。进行蚀刻使通孔384贯穿电路基板380，并根据上述方法在对应于检测器单元接点68的位置上用导电材料386填充。单元电路70邻接每个通孔384，位于与已施加粘接剂材料382的表面正对的表面上。最好是，已将电路基板380减薄，使得通孔的台阶比不会太大。
在已利用导电材料386填充了通孔384(或如图8F所示只涂覆了孔壁)后，此导电材料386连接到相关联的单元电路70上，以为在检测器接点68上采集的电荷提供流到单元电路70上的通路。控制和读出信号线以及电源电压线从单元电路70连接到电路基板接点焊盘390上，该焊盘提供了到装配板4上的安装接点焊盘328的电连接。外延层388淀积在电路基板的下表面，以保护单元电路70和导电材料386，并将它电绝缘。由检测器基板60和电路基板380构成的成像装置420通过适当的粘接剂材料392连接到装配板4，由此形成成像装置片424。
由于单元电路70邻接于电路基板380的下表面而形成，因此控制和读出信号线以及电压源线可沿下表面走线，故而电路基板的接点焊盘390也可设在下表面。于是，与传统方法相比，没有必要将接线从电路基板380的上表面(即最接近检测器基板的表面)走线到装配板4上的接点焊盘上，如先前装置中所公开的那样，该装置需要将装配板4、电路基板380和检测器基板60形成台阶，由此造成“死区”空间。
将图5和6所示配置与图9所示的进行比较，可以发现单元电路70比它在通过接合凸点连接基板时还远离辐射入射在器片424上的点。结果是，入射到器片424上的任何辐射在到达该电路之前还要再传播一段距离，且基板60、380提供了对单元电路70的保护，由此有效改善了单元电路70的辐射硬度(radiation hardness)。
由于检测器基板与电路基板实现了不用接合凸点的接合，降低了减薄的电路基板在制造成像装置过程中破碎的机会。
图10是剖切在图9所示配置的成像装置的导电通孔上的示意剖面图。如以上参照图9所述，检测器基板60具有一偏置接点66，设在检测器基板60的上表面或面对辐射的表面上，而检测器基板60的下表面包括检测器接点阵列68。在偏置接点66和检测器接点68之间的阻抗约为330GΩ，检测器单元接点之间的阻抗约为10GΩ。
为制造如图9和10所示的成像装置，根据步骤8A-8D蚀刻贯穿电路基板380的通孔384。应注意到，在图10中，用虚线表示步骤8D之后孔的深度。接下来，一般为铝(但也可以是任何合适的导电材料)的导电屏蔽层394淀积在电路基板380的表面(包括通孔384的壁)上。电路基板380的下表面在电路单元电路70的导电屏蔽层394和对应的单元电路接点390中存在适当的间隙，而且如图10所示，单元电路设在电路基板380内部。导电屏蔽层394连接到参考电位，通常为接地。然后将如氧化硅并且一般约为5微米厚的绝缘材料层396淀积在导电屏蔽层394上，而将外延层388例如SiO2施加到电路基板380的下表面，以保护单元电路表面和连接处。随后，将导电材料386插入到孔384中，使得导电材料386与绝缘材料层396相邻。为提高接点间的电阻系数，可在检测器接点68之间淀积钝化层(图9中示出的层389)，该钝化层最好是氮化铝。
在图10所示出的配置中，检测器单元接点68和绝缘层396之间存在寄生电容398，而CMOS单元电路区域的屏蔽层394和大块检测器基板材料380之间存在另一寄生电容400。一般情况下不希望有寄生电容，因为它们易于降低检测器电荷采集效率、限制最大工作速度、可在相邻的单元电路之间引入“串扰”、增大读出信号噪声以及互连信号通路阻抗。然而，在本实施例中，一些与在基板内部设置单元电路70相关联的好处(例如改善的辐射硬度)弥补了这些缺点。在优选配置中，电路基板材料380作为晶片或芯片提供，大约有600微米厚，并被减薄到约100微米的厚度。将会理解，如上参照图7所述，使电路基板减薄可减少检测器基板和电路基板之间的寄生电容，从而将会使内在寄生电容398、400最小，导致电荷更快地从检测器基板传送到单元电路70。
当高能量辐射穿过检测器基板60并被传输到电路基板材料380上时，会产生电子空穴对，在成像装置中产生噪声源。然而，为使与入射辐射相关联的信号强度最大，希望为检测器基板60选择可使电子空穴对的数量最优(约20000个电子空穴对)的材料。因此在信号和噪声强度之间有一定的折衷，而且当单元电路70设在电路基板380内部时，若电路基板材料能产生实质上较少的电子空穴对则是理想的。对于典型的600微米厚的电路基板检测器材料，约10000个电子空穴是由于入射的高能量辐射而产生的。然而，在将电路基板材料380减薄到大约100微米的厚度时会降低到大约为2000个或更少的电子空穴对。因此，减薄的电路基板材料有利地降低了单元电路中由辐射导致的噪声。
在已减薄电路基板晶片701(例如采用图7中所示出的设备)之后，随后通过在对应于检测器基板电路的电路接点的相应的检测器单元接点区域利用等离子增强型反应性离子蚀刻(PERIE)或感应耦合的等离子(ICP)型蚀刻器以及硅蚀刻对其进行蚀刻。该单元电路一般是CMOS电路，但也可采用其它电路。
为具有完整性，下面将参照图11A-11H描述将检测器单元接点焊盘电连接到相关联的单元电路的成像装置的制造。这些图表示制造如图9和10所示的成像装置420所涉及的步骤，图11A-11D与图8A-8D(上述)基本等效，但有一个重要的不同点。在图11A-11D中，通孔384被蚀刻而贯穿接点焊盘390，而在图8A-8D中示出了蚀刻而贯穿电路361的通孔321。接点焊盘390位于设有电路361的电路基板380的相对的表面上，因为在本发明的这一形态中，不需要在最接近检测器单元接点68的电路基板的表面上进行电连接(因为检测器基板60并未通过接合凸点而接合到电路基板380上)。结果，电路361有效地由设在成像装置320的相对表面上的接点焊盘390而替代，如图9和10所示。
图11E-11H表示将检测器基板60接合到电路基板380所需要的其它步骤。应当注意，图11A-11H示出检测器和电路基板位置是颠倒的，即检测器基板在电路基板的下面，因此实际上表示与它们在图5和6中示出的方向相比成颠倒放置的成像装置。
图11A示出了包括电路接点焊盘390的CMOS电路基板380的一部分。如图11B所示，光致抗蚀剂层432淀积在包括电路接点焊盘390的CMOS电路基板上。随后，通过适当的光刻掩模将光致抗蚀剂432曝光，以留出一定面积的电路接点焊盘390不被覆盖，如图11C所示。通常，将光致抗蚀剂432曝光而在电路接点焊盘390上留出30微米的孔(对于150微米厚的电路基板)。然后，例如采用典型的工业标准工艺如SF6\O2\HBr类型工艺通过光致抗蚀剂的露出区390蚀刻电路基板380，以在电路基板380中产生通孔384，如图11D所示。然后再将光致抗蚀剂从电路基板中去除。
如图11E所示，电路基板CMOS380连接到检测器基板60，使得通孔384与检测器基板接点焊盘68排成一行。利用任何适当的粘接剂材料382如光致抗蚀剂将CMOS电路基板380附着在检测器基板60上，该粘接剂材料可施加到CMOS电路基板380和检测器基板60的一个或另一表面，并在基板附着在一起后即被曝光，以不覆盖到检测器接点焊盘68。或者，粘接剂层可施加到基板表面的一个或另一个上，而留出检测器接点焊盘68不被覆盖。
如图11F所示，光致抗蚀剂层440淀积在电路和检测器基板组件上，并且掩模铺设在光致抗蚀剂440上，并将光致抗蚀剂曝光以留出对应于通孔384的区域不被覆盖。在接下来的步骤中，将金386淀积在基板组件(图11G)上、在检测器接点焊盘68上、沿通孔384的壁以及电路接点焊盘390上，以在电路接点焊盘390和检测器接点焊盘68之间提供电连接。可凭借任何合适的方式如喷涂、电化学淀积、无电(E-Less或Electro-less或Electric-less)化学淀积来淀积金。
随之将光致抗蚀剂440去除，由此去除过量的金(图11H)，使CMOS电路基板380经由导电通孔384电连接到检测器基板60。在图11H中所示的特定配置中，通孔384的侧壁涂覆有导电材料，但如上所述，可在图11G示出的步骤中淀积金以形成通孔384的更坚实的填充物。
图12示出了其中可通过在根据图9和10配置的CMOS电路基板380的下部设金属接点而将成像装置输出信号以引线接合连接到安装印刷电路板4上的配置。也可进行其它适用的接合，例如球栅阵列(BGA)、导电环氧树脂以及柱状凸点。这样，便可构造任何尺寸的完全平整的检测器表面，包括平整的大尺寸屏，而不需要如现有技术配置中那样斜设相邻的成像装置。
图13示出了辐射成像盒500，它含有本发明实施例的成像装置和成像装置片。成像盒500配置成可作为成像系统中的传统胶卷盒的插入替代物，其大小取决于作为插入替代物而插入该盒的系统。
成像盒500具有外壳502，其中装入了具有独立检测器基板504和CMOS电路基板506的3×3成像装置阵列。依据本发明的一个实施例，CMOS电路基板506可被减薄。每个成像装置可装在独立的装配板(未图示)上，以形成成像装置片508。成像装置片508以边到边配置安装在模拟印刷电路板(PCB)510上，由此提供了平整安装的连续的大面积成像表面512。模拟印刷电路板510最好至少包括装在其上的成像装置片508的所有模拟电子电路，它们涉及控制、读出和电源信号。
侧面剖视图表示细部514，并示出了成像装置如何以边到边放置。示出了每个成像装置的区516，它具有从CMOS电路基板506的上层520延伸到下层522的两排通孔518。
模拟印刷电路板510通过母/子板连接器526连接到数字母板524上。输入/输出控制、读出和电源信号也通过连接器526连接到模拟电路模块。数字母板524包括用于控制成像获取和读出以及复位成像装置片的数字电子电路。其它电路如另一模拟电路，可设在电路板524上。数字母板具有输入/输出连接器528，以将成像盒500与成像系统的其余部分接口。
参照图14，其中示意性地表示包括上述成像盒500的辐射成像系统530。用来自辐射源536的X辐射534照射例如人体组织内或组织外的对象532。对象532可以相对于成像盒500静止或移动。图像信号经由高速(例如视频数据率)读出接口538上的接口连接器528从成像盒500读取到主控制器540上。然后，在计算机系统542上执行图像处理，计算机系统具有显示图像的显示屏544。
成像装置20、320、420的其它细节图15是一例采用本发明成像装置的成像系统的的示意性框图。此特定实施例针对高能量辐射例如X射线辐射的成像。高能量辐射的意思是具有超过大约1KeV能量的辐射。然而，本发明决不限于高能量辐射如X射线，也可根据半导体检测器基板适当选择而用于任何其它特定辐射的检测，例如γ射线、β射线、α射线、红外或光辐射。
图15所示的成像系统30提供受辐射34照射的对象32的成像。本例中，该辐射例如可为上述的X射线辐射，但也可选择例如γ射线、β射线或α射线辐射。对象32例如可为人体的一部分。成像装置36包括多个图像单元(这里是二维图像单元阵列的图像单元38)。在下文中，虽然参考的是二维阵列内的图像单元，但是会理解在其它实施例中单个图像单元可具有不同于二维阵列内的配置(例如条纹配置)。
成像装置直接检测高能量入射辐射并在每个图像单元上积累对应于撞击在该图像单元上的入射辐射的电荷或对其计数。成像装置36配置在两个基板上，其中一个具有检测器单元阵列39，而另一个具有对应的单元电路阵列40，按照本发明的实施例，这两个基板以机械方式彼此连接。
控制电子电路42经过总线48向成像装置36提供控制信号，并从中读出图像信号，然后经过总线50将图像输出到显示屏装置如阴极辐射管或LCD显示屏52。图像处理器46和显示装置52由输入装置54如键盘或定点装置(鼠标)分别通过总线56和58上的控制信号进行控制。
成像系统30可有许多方面的应用，包括但不限于以下示例X射线乳房造影术；口腔内部X射线成像；口腔全象X射线成像；计算机化轴向层面X辐射摄影法(CAT)；PET(正电子发射层析X辐射摄影法)扫描；自动辐射照相术；高速实时放射检查；γ辐射摄影成像；保密行李屏蔽；光谱成像；X射线衍射晶体学；以及非破坏性检验。
尽管只表示一个成像装置36，但不难理解可利用不只一个例如按照成像装置片阵列配置的成像装置。
图16是已知成像装置36的一部分的示意性剖面图。在本示例中，成像装置36包括通过接合凸点64连接到单元电路基板62的检测器基板60。每个图像单元38的检测器单元39由施加了偏置电压的连续电极66和图像单元位置电极68限定在检测器基板60上，以确定图像单元38的检测区。将单元电路基板62上的对应的有效单元电路70限定在对应于电极68的位置(即检测器单元39)上。单元电路70通过形成导电通路的接合凸点64以电气方式连接到对应的电极68。在这种方式中，当响应入射辐射而在检测器单元39中产生电荷时，此电荷经由接合凸点64被传送到对应的单元电路70。
单元电路和检测器单元的实际尺寸取决于准备使用成像装置的具体应用，还取决于可用于构造单元电路70的集成电路技术。利用当前的电路技术，不可能获得在某些应用中所需的最小可能的图像检测器。一般地，采用当前技术的最小图像单元尺寸约为200平方微米。然而，随着电路制造技术中所期望的进展，通过采用本申请的示教和改进的电路制造技术可将此最小尺寸显著减少。因此，本发明不限于任何特定的图像单元尺寸。
可将任何合适的半导体材料用作基板。例如，可用硅作为检测器基板和电路基板。也可采用其它半导体材料。例如，对于检测器基板，可从以下材料中选择CdZnTe，CdTe，HgI2，InSb，GaAs，Ge，TiBr，Si和PbI。
图17示出了一例在适合于本发明实施例的成像装置的示例中图像单元的单元电路70。此例单元电路采用场效应晶体管(FET)，它们排列成共阴共栅连接的放大器。VBIAS80是跨接在形成图像单元的检测器单元39的耗损区的偏置电压输入。检测器单元39用二极管符号D11表示。在单元电路自身中，SIGOUT82是模拟信号输出，而VANA84是模拟电源输入。RES-R-186是复位输入，ENA-R-188是单元电路的使能输入。当RES-R-186和ENA-R-188输入均为低时，电荷便积累在晶体管MllA90的栅极中。
栅极电容基本上形成输入节点电容(总电容)，从而使电荷存储能力最大。在本例中，单元电路配置的目的是通过使所有其它电路(和检测器)元件的寄生或无用电容最小，并从电荷积累晶体管MllA90基本形成所有输入节点电容来提供最大电荷积累能力。其它单元电路配置可针对快速读取而优化，并寻求减少或优化整个单元电路的电容，以提供这种快速读出。对于35μm×35μm的单元电路，MllA90电容可以是2pF，而FET栅极电压的动态范围可以至少为2伏。这对应于大约25000000个电子存储容量，它超过相同图像单元尺寸的CCD的容量的100倍。应当注意，以上示例中2pF的FET电容基本上形成了图像单元的输入方式电容的全部。在以上35×35μm的像素的示例中，每个单元电路和对应的检测器单元中的检测器和其它元件的总寄生电容的范围在几或几十fF。对于电荷积累电路，应当使电荷存储装置的电容最大，并且在任何情况下，该电容要比每个图像单元中的寄生电容大很多。在以上示例中，在单元电路中充当电荷积累装置的FET的电容超过图像单元包括检测器单元和对应的单元电路的总电容的90％。因此，基本上所有采集的电荷将积累在电荷积累FET中，而不是由单元电路元件的其余部分来分担。可选的方案是，该电容可更加均匀地分布到整个单元电路中，对于快速读出应用，单元电路的电容可比针对电荷积累优化的电路的电容小很多。将会理解，采用FET仅提供了单元电路的一例，在该例中，采用可为每个图像单元存储大部分输入节点电容的电荷存储装置(如电容器的FET栅极)来使电荷积累电容最大。
为读取图像单元，使ENA-R-1处于高电平状态，这允许电流从晶体管MllA90通过晶体管MllB92流到SIGOUT82。通过将RES-R-186设为高电平来复位单元电路，于是，在RES-R-1已处于高电平只有几微秒的时间之后，任何积累的电荷将会已从晶体管MllA90的栅极中去除。紧接RES-R-1变为低电平后，电荷便可开始在晶体管M11A90的栅极上积累。注意，如果没有复位脉冲加到RES-R-186的复位输入端，则会在使能输入端ENA-R-1为高时的读取操作不会破坏电荷，而是仅使电流正比例于积累的电荷流动。这样就允许多次读取而不复位。
图18示出了图像单元的单元电路70的另一例。此例类似于图17的示例。在图像单元的PD119处为检测器单元。在单元电路自身中，VBIAS122是电压偏置端，OUT182是模拟信号输出端，RESET186是连接到复位FET147的复位输入端，ENABLE188是连接到单元电路的使能FET192的使能输入端。当ENABLE188输入端为低电平且RESET186输入端为高电平时，电荷(电子)积累在电荷存储FET190的栅极中。为读取单元电路，ENABLE188被设为高电平状态，这允许电流从FET190通过FET192流到OUT192。通过将RESET设为低电平来复位单元电路，于是，紧接RESET18已处于低电平仅几微秒后，任何积累的电荷将会从FET190的栅极中被去除。就在RESET186变为高电平之后，电荷便可开始在FET190的栅极上积累。注意到，如果没有复位脉冲加到RESET186的复位输入端，则使能输入ENABLE为高时的读取操作不会破坏电荷，而只会使电流正比例于积累的电荷流动。因此，将会看到，图18的电路操作类似于图17的操作。此外，图18的电路包括二极管154和156，它们用作单元电路的过载保护电路。这些二极管提供防止可损坏FET的静电和防止FET过载的双重保护。如果FET栅极190积累了超过预定电荷阈值(例如对应于5伏的电压偏置)的电荷，则电流将开始从二极管156向地流动，从而保护了FET190。这将会保护例如接收要成像的对象的边界之外的全部辐射剂量的电路单元。两个FET190和192最好实现为共阴共栅放大器级。在此配置中，两个FET190和192提供上拉阻抗(impedance-up conversion)转换，不会因此增加噪声。所以，本实施例所述的每个单元电路的噪声电平大约只有500e，同时单元电路仍保留非常小的尺寸(10-20μm图像单元尺寸的大小)、50000000e的非常大的动态范围以及单独寻址能力。
图18还示出了可选用的双极晶体管160，它可被省略。稍后将描述连接到电压源VBASE时的双极晶体管的用途。
除了以上已描述的特征之外，还可在图像单元和/或装置中包括其它可选的特征，它们可用于以下述方式隔离单个电路。
对于不同的检测器单元，对应的电荷存储FETS190可积累不同的电荷量，结果造成不同强度的辐射或光入射到检测器单元上。因此，在相邻的图像单元之间产生电位差。如果图像单元未被电气隔离，则此电压降可导致信号电荷从一个单元电路漏出而通过检测器进入相邻的单元电路。积累时间越长，问题就越严重。根据本发明的一个实施例，这种影响可通过提供电气隔离装置(或者同样有效地使相邻图像单元的阻抗最大)而减弱或消除。因此，例如将聚酰胺或氮化铝(图9示出的层389)的钝化层加到检测器单元(即限定检测器单元的电极68之间)之间。这样就电气隔离了相邻的检测器单元，因为这种钝化层是不导电的。此外，可将电极设在钝化层上，且所施加的电压V将产生穿透到检测器单元体积39内部几微米的阻挡层电位。因此，试图从单元电路38中的电荷积累FET逃逸出的电荷将会遇到阻挡层电位，将不会散逸到相邻的单元电路FET中。
在另一种配置中，可在每个单元电路的入口处设有npn晶体管(双极晶体管160)，如图18所示。当双极晶体管的基极设定在与单元电路的所有双极晶体管(大约1V)共用的适当电压时，双极晶体管将充当二极管，让电荷流入FET190栅极，但同时抑制电荷沿相反通路逃逸。这样，在维持电荷积累FET190的栅极上的不同电压降(与已积累的不同信号电荷成比例)的时候，单元电路入口处的电位为所有单元电路所共用。因此，提供一些方式，以电气隔离成像装置中的图像单元，从而保留积累在每个单元电路上的所有或基本上所有的电荷。这在积累时间相当长例如在几十或几百微秒范围时尤为有用，在积累在毫秒或几十或几百毫秒范围时更有用。
图19是如对应于通过引用结合于本文中的美国US专利No.6248990的国际专利申请出版物No.WO98/16853所公开的单个单元电路70的另一例的示意图。在图19中，检测器单元39用二极管表示。单元电路70的输入端250对应于图16所示的检测器单元39和单元电路70之间的导电通路连接64。
当光子在产生电子电荷的检测器单元39的检测区域被光吸收时，或当电荷辐射电离检测器单元39的检测区域时，电子脉冲从检测器单元39经由接合凸点64流到像素电路70的阈值电路242。阈值电路242通过将输入脉冲峰值与一个或多个阈值进行比较来有效地过滤输入辐射强度。阈值电路242的输出连接到计数器电路244，以对由阈值电路确定的一个或多个预定范围内的脉冲(辐射撞击)进行计数，从而实现入射光子能量鉴别。计数器电路连接到其它(通常相邻的)单元电路的计数器电路上，以经由连接232和234读出。单元电路70的各种输入包括hold252、load254、enable256、reset258和clock292信号线以及电压源线Vdd和Vss(未图示)。
一个或多个成像装置片24可安装在如图4所示的成像支持板8上。成像支持板8不仅为成像装置片提供机械支持板，而且还为成像装置提供如下将会说明的电路和信号线。
根据本发明特定实施例的前述说明，本领域的技术人员将会理解，可以设想出对其进行各种修改和代替物。例如，单元电路可利用不同于简单CMOS技术的技术，包括但不限于TTL、CMOS+、双极以及BiCMOS。此外，电路基板材料不一定是硅，也可以是任何其它合适的半导体材料。从前述的不同类型的图像单元和单元电路的说明的阅读中将会理解，本发明的实施例可采用许多不同类型的图像单元和单元电路，并不限于这里所详细说明的那些。单元电路的其它示例包括但不限于能量鉴别器电路；脉冲整形电路；脉冲放大电路；模数转换器电路；和速率分配电路。
虽然已描述了采用SF6\O2\HBr类型工艺的硅电路基板的蚀刻，其它合适的工艺也可用来蚀刻硅，并且对于除硅之外的基板也适用。
另一方面，本发明提供了半导体电路基板，包括由所述电路基板支持的电路装置；用以提供由所述电路基板支持的、提供送往和/或来自所述电路的信号的一条或多条导电通路的装置，所述一条或多条导电通路从所述电路延伸到所述电路基板的区域；以及用以提供从所述区域通过所述电路基板延伸到所述基板的表面的一条或多条信号通路的装置，所述一条或多条信号通路电连接到所述一条或多条导电通路上，以为所述电路提供外部信号接口。
在另一方面，本发明提供了用于制造半导体电路基板的方法，该方法包括以下步骤(a)从其对应于所述电路基板的区域的位置上的一个表面蚀刻出贯穿半导体电路基板的一条或多条通路，所述一条或多条通路对应于控制信号、读出和电源线中的至少一个，以给所述电路基板层中的电路提供控制信号、读出信号和电源供给中的至少一个；以及(b)在所述一条或多条通路中淀积导电材料，以在所述控制信号、读出和电源线中的至少一个与所述电路基板表面之间提供一条或多条导电通路。
本说明书包括其中公开的任何新的特征或特征组合，它们可以是明示的、暗示的或广义的，不论它们是否涉及请求权利的发明或是否减轻本发明要解决的任何或所有的问题。申请人在此提及，在对本申请或从中产生的任何后续申请进行审理的过程中可以对这样的特征形成新的权利要求。特别是，参照后附的权利要求书，其中从属权利要求的特征可以以任何适当的方式与那些独立权利要求的特征结合，不仅限于权利要求书中列举的一些特定的组合。
权利要求
1.一种用于辐射检测器的半导体电路基板，所述辐射检测器包括检测器基板，它具有多个配置成可响应入射辐射产生电荷的检测器单元，每个所述检测器单元包括至少一个用于将电荷从所述检测器单元连接到所述半导体电路基板的检测器单元接点，所述半导体电路基板包括多个单元电路接点，各自配置成可接收来自对应的检测器单元接点的电荷，单元电路与所述多个单元电路接点相关联；一条或多条导电通路，配置成可传递送往和/或来自所述单元电路的控制、读出和电源信号中的至少一个；以及一条或多条延伸通过所述半导体电路基板的信号通路，所述一条或多条信号通路电连接到所述导电通路，以为所述单元电路提供外部信号接口。
2.如权利要求1所述的半导体电路基板，其特征在于，所述一条或多条信号通路包括含有导电材料的通孔。
3.如权利要求1或权利要求2所述的半导体电路基板，其特征在于，所述半导体电路基板包括第一区和第二区，所述第一区具有第一厚度，而所述第二区具有第二厚度，其中所述第一厚度大于所述第二厚度，并且所述信号通路延伸而通过所述第二区。
4.如权利要求3所述的半导体电路基板，其特征在于，所述第二区相邻设在所述基板的一边上。
5.如前述权利要求中任一项所述的半导体电路基板，其特征在于，包括围绕所述一条或多条信号通路的实体部分的导电屏蔽。
6.如权利要求5所述的半导体电路基板，其特征在于，所述导电屏蔽连接到参考电位。
7.如权利要求5或权利要求6所述的半导体电路基板，其特征在于，包括设在所述导电屏蔽和所述一条或多条信号通路之间的绝缘层。
8.如前述权利要求中任一项所述的半导体电路基板，其特征在于，所述半导体电路基板包括第一表面和第二表面，所述第一表面设在所述第二表面的对面，且贴近于检测器基板，其中所述单元电路接点设在所述第一表面上，所述单元电路形成于所述第一表面的一个区域。
9.如权利要求1至权利要求7之一所述的半导体电路基板，其特征在于，所述半导体电路基板包括第一表面和第二表面，所述第一表面设在所述第二表面的对面，且贴近于检测器基板，其中所述单元电路接点设在所述第二表面上，所述单元电路形成于所述第二表面的一个区域。
10.如前述权利要求中任一项所述的半导体电路基板，其特征在于，所述单元电路包括一个或多个以下部分电荷积累电路；计数器电路；读出电路；能量鉴别器电路；脉冲整形电路；脉冲放大电路；模数转换器电路；以及比率分配器电路。
11.一种辐射检测器，包括检测器基板和半导体电路基板，其中所述检测器基板具有多个配置成可响应入射辐射而产生电荷的检测器单元，每个所述检测器单元包括至少一个检测器单元接点，用以将电荷从所述检测器单元连接到所述半导体电路基板，且所述半导体电路基板包括多个单元电路接点，每个所述单元电路接点配置成可接收来自对应的检测器单元接点的电荷；与所述多个单元电路接点相关联的单元电路；导电通路，配置成可传递送往和/或来自所述单元电路的控制、读出和电源信号中的至少一个；以及一条或多条延伸通过所述半导体电路基板的信号通路，所述一条或多条信号通路电连接到所述导电通路，以为所述单元电路提供外部信号接口。
12.如权利要求11所述的辐射检测器，其特征在于，所述检测器单元接点设在所述检测器基板的第一表面上，所述检测器基板在正对检测器基板的所述第一表面的表面上具有偏置接点，其中，所述偏置接点配置成与所述检测器单元接点配合来确定所述检测器单元。
13.如权利要求12所述的辐射检测器，其特征在于，所述偏置接点是导电的。
14.如权利要求11至权利要求13中任一项所述的辐射检测器，其特征在于，所述检测器基板通过一个所述信号通路的阵列机械连接到所述半导体电路基板。
15.如权利要求11至权利要求14中任一项所述的辐射检测器，其特征在于，包括配置在所述检测器基板和所述半导体电路基板之间的粘接剂层，所述粘接剂层用来以将所述检测器基板机械连接到所述半导体电路基板，并将粘接剂材料设置成可有选择地基本全部露出所述检测器基板的至少一个检测器单元接点，以使得在所述至少一个检测器单元接点和对应的信号通路之间能够电气接触。
16.一种辐射检测器片，包括如权利要求11至权利要求15中任一项所述的辐射检测器；以及用于安装所述辐射检测器的装配板，其中，所述装配板包括用于将所述导电通路导电连接到设在所述装配板上的对应的外部信号线的接点。
17.一种辐射成像盒，包括外壳；以及多个如权利要求16所述的辐射检测器片，每个辐射检测器片被装在所述外壳中，并布置成可形成成像平铺阵列。
18.如权利要求17所述的辐射成像盒，其特征在于，所述辐射检测器片布置成可形成3×3的辐射检测器阵列。
19.一种制造用于辐射检测器的半导体电路基板的方法，其特征在于，包括以下步骤(a)形成一个或多个贯穿半导体电路基板的通孔，以形成一条或多条信号通路，所述或每个信号通路具有第一端和第二端；(b)将导电材料淀积在所述一条或多条信号通路上，以在其中设置一条或多条导电信号通路；(c)将控制信号、读出和电源线中的至少一条连接到所述信号通路的第一端上；以及(d)将单元电路连接到所述信号通路的第二端上。
20.如权利要求19所述的方法，其特征在于，包括减少在基板一个区域上的所述半导体电路基板的厚度，并形成贯穿所述区域的所述通孔。
21.如权利要求20所述的方法，其特征在于，包括在减少所述半导体电路基板的厚度之前，在所述半导体电路基板中制造所述单元电路。
22.如权利要求19至权利要求21中任一项所述的方法，其特征在于，在步骤(b)之前包括将导电屏蔽层淀积在所述一个或多个通孔的内壁上；以及在所述导电屏蔽层上淀积绝缘层。
23.如权利要求19至权利要求22中任一项所述的方法，其特征在于，步骤(a)包括将光致抗蚀剂材料淀积在所述半导体电路基板上；将具有一个或多个对应开口的光刻掩模设于所述区域；通过所述掩模中的所述开口将所述光致抗蚀剂材料曝光；去除经曝光的光致抗蚀剂材料，以露出所述电路基板；以及蚀刻所述露出的半导体电路基板，以形成所述一个或多个通孔。
24.如权利要求19至权利要求23中任一项所述的方法，其特征在于，步骤(b)包括将导电材料嵌入所述一个或多个通孔中。
25.一种制造辐射检测器装置的方法，包括制造如权利要求19至24中任一项所述的半导体电路基板；在所述半导体电路基板的表面上形成多个导电接点，每个导电接点用来接收来自检测器单元的电荷，所述检测器单元形成于与所述半导体电路基板分开的检测器基板中；将所述多个导电接点与单元电路连接；以及通过导电接点将所述检测器基板连接到所述半导体电路基板。
26.一种制造成像辐射的半导体成像装置的方法，所述方法包括以下步骤蚀刻出一个在与检测器单元电路位置的阵列相关联的位置上贯穿半导体电路基板的通孔的阵列；以与经蚀刻的半导体电路基板最接近的关系，对应于所述单元电路位置阵列设置具有检测器单元接点阵列的检测器基板，使所述检测器接点对应于所述通孔；以及将导电材料淀积到所述通孔中，以在所述单元电路位置和所述检测器单元接点之间提供信号通路。
27.如权利要求26所述的方法，其特征在于，包括有选择地将粘接剂材料施加到所述检测器基板和所述半导体电路基板的一方或两方；以及通过所述粘接剂材料将所述检测器基板连接到所述半导体电路基板。
28.如权利要求27所述的方法，其特征在于，有选择地设置粘接剂材料层，以留出所述检测器接点基本上不覆盖所述粘接剂。
29.如权利要求28所述的方法，其特征在于，所述粘接剂材料包括光致抗蚀剂材料。
全文摘要
本发明的实施例涉及用于辐射检测器的半导体电路基板，所述辐射检测器包括具有多个配置成可响应入射辐射而产生电荷的检测器单元的检测器基板，每个所述检测器单元包括至少一个检测器单元接点，它用于将来自所述检测器单元的电荷连接到所述半导体电路基板。更具体地说，在本发明的实施例中，所述半导体电路基板包括多个单元电路接点，每个单元电路接点配置成可接收来自对应的检测器单元接点的电荷，与所述多个单元电路接点相关联的单元电路；一条或多条导电通路，配置成可传递送往和/或来自所述单元电路的控制、读出和电源信号中的至少一个信号；以及一条或多条延伸通过所述半导体电路基板的信号通路，所述一条或多条信号通路电连接到所述导电通路，以为所述单元电路提供外部信号接口。在本发明的实施例中，提供了用于将信号通过半导体基板送到半导体电路基板表面的电接点上。半导体电路基板表面的电接点然后被直接连接到装配板的相应电接点上。
文档编号H04N3/00GK1729579SQ200380106794
公开日2006年2月1日 申请日期2003年10月27日 优先权日2002年10月25日
发明者K·普哈卡, I·本森 申请人:金色力量有限公司