专利名称：平衡相位分离器路径信号传递时间差的方法及补偿电路的制作方法
技术领域：
本发明涉及一种半导体高速通信接口(I/O)集成电路中用来平衡用于LVDS(Low Volage Differential Signaling低电压差分信号)的相位分离器的路径信号传递时间差的方法。本发明还涉及一种实施该方法使用的延时补偿电路。
背景技术：
图1是一种典型的基于LVDS的收发器(I/O)结构。在LVDS差分信号发送端电路设计中，需要实现信号相位的互补分离，即输出差分信号的相位差为180°(反相)。常规的方法是采用反相器电路。但是，在高速传输时，信号周期变小，由于反相器内部的信号传递所需要的时间(延时时间)引起的相位迁移增大，使得输出差分信号的互补性变差(即信号相位差偏离180°)。
图2是传统的相位分离电路结构。为了减少由于反相器内部信号延时对输出信号的相位产生的影响，可以采用优化的反相器参数选择和多级的反相器层数的结构。但是，这些方法不能彻底消除信号延时带来的相位变化，而且会增加系统电流。
发明内容
本发明要解决的技术问题是提供一种平衡相位分离器路径信号传递时间差的方法，它可以抵消由于反相器层数的不同和反相器信号延时时间给输出互补差信号质量带来的影响。为此，本发明还要提供一种实施该方法使用的延时补偿电路。
为解决上述技术问题，本发明的平衡相位分离器路径信号传递时间差的方法，采用在信号传递路径中，较小传递时间的路径上插入延时补偿电路，同时采用反馈电阻保证信号完整性，使得信号在两条路径的传递时间近似相等。
为实施该方法，本发明的延时补偿电路，由并列连接的N-CMOS和P-CMOS管组成，两管栅级分别和正/负电源连接，保持全通状态，组成传输门环节。
采用本发明的方法及补偿电路，简单可靠，既可以抵消由于反相器层数的不同和反相器信号通路的延时时间差给输出信号的互补性所带来的影响，又保证补偿后的信号不因为补偿电路的插入而使信号波形特性受到影响。
下面结合附图及具体实施方式
对本发明作进一步详细地说明图1是现有技术中典型LVDS收发器(I/O)结构图；图2是传统的相位分离电路结构图；图3是应用本发明的方法实施的带补偿信号的相位分离器结构图；图4是采用Cadence Spectre工具对本发明电路进行模拟的结果图；
图5是本发明中所设计的补偿电路的原理图。
具体实施例方式
本发明的平衡相位分离器路径信号传递时间差的方法，采用插入延时补偿环节以提供相位精密补偿，来抵消由于反相器层数的不同和反相器信号通路的延时时间差给输出信号的互补性带来的影响。
具体方法是在信号通路中的传递时间小的路径上插入延时补偿电路，同时保证信号完整性，使得信号在两条路径的传递时间近似相等，消除由于传递时间差引起的偏移相位(参阅图3)。延时补偿电路如图5所示，采用并列连接方式的N-CMOS和P-CMOS管，两管栅级分别和正电源VDD/负电源VSS连接，保持全通状态，组成传输门环节。通过传输门环节自身的信号延时去补偿两个通路的信号延时时间差。同时，为了保证两路输出差分信号保持有相同的信号特性和信号完整性，例如输出电平，增益等，在图3所示的带补偿信号的相位分离器采用了增益反馈电阻R1～R4。
图3所示的相位分离电路，工作频率2GHz，采用TSMC 0.18微米CMOS工艺，工作电压1.8V。CMOS管宽度和长度单位采用微米。上部反相器通路由CMOS管M1～M8组成，下部反相器通路由M9～M14、MA、MB CMOS管组成，其中，由N-CMOS管MA和P-CMOS管MB组成补偿电路。
下面对信号电路传递时间进行分析，并和图4所示的模拟结果对比(采用TSMCO.18微米CMOS工艺数据，运用Cadence Spectre设计工具)。表1列出了计算获得的电路CMOS管的信号延时时间。
在表1中，L管沟道长，W沟宽，R等效电阻，Cgate栅电容，CGD栅漏电容，CDBBottom底部漏-背电容，CDBsidewall侧面漏-背电容，Cout输出电容。
通过计算CMOS管等效电阻和电容，可以得到每个管子的时间常数τ和延时时间tp，这样，可以获得信号在两条通路中的延时时间。
上部通路的信号累计延时Tp，upper＝19.1+15.4+15.3+15.5＝65.3ps下部通路的信号累计延时Tp，bottom＝16.3+15.3+15.9+10.8+10.4＝68.7ps信号频率f2GHz，信号周期Ts500ps信号相位偏移 另外，从表1中MA和MB的参数，可以知道补偿电路提供的延时时间＝10.8+10.4＝20.1ps，对应于500ps的信号周期(2GHz)，补偿电路结构比无补偿时减小了(抵消了)约15°的信号相位偏移。
由此可以得出结论从表1的数据，相位分离电路的上部通路的信号总传递时间是65.3ps，下部通路的是68.7ps，两者差值转化为相位偏移小于3°(近似1％周期)，把传统相位分离电路的相位偏移减小80％。上述分析结果在电路模拟中得到验证，如图4所示。在图4中，相位分离器的信号输入Vin采用2GHz的正弦波形，获得了几乎互补的差分输出Vout+和Vout-(极性相反，180°相位，相位偏移极小)。
表1，所设计相位分离电路CMOS管特性参数分析(计算)本发明提供了一种平衡相位分离器路径信号传递时间差的方法，采用0.18微米CMOS工艺设计，在2GHz工作条件下，实现输出差分互补信号相位偏移小于1％周期。
权利要求
1.一种用来平衡应用于LVDS高速I/O接口的相位分离电路的路径信号传递时间差的方法，其特征在于在保证信号完整性的前提下，在两条信号路径中的传递时间较小路径上插入延时补偿电路，使得信号在两条路径的传递时间近似相等。
2.如权利要求1中所述的用来平衡应用于LVDS高速I/O接口的相位分离电路的路径信号传递时间差的方法，其特征在于在信号路径中对称加入反馈电阻对，以保持差分输出信号的对称性和完整性。
3.一种实现权利要求1中所述方法的延时补偿电路，其特征在于由并列连接的N-CMOS和P-CMOS管组成，两管栅级分别和正电源VDD/负电源VSS连接，保持全通状态。
全文摘要
本发明公开了一种用来平衡用于LVDS高速I/O接口中的相位分离电路的路径信号传递时间差的方法，在传递时间小的路径上插入延时补偿电路，同时保证信号完整性，使得信号在两条路径的传递时间近似相等。所述的延时补偿电路由并列连接的N－CMOS和P－CMOS管组成，两管栅级分别和正电源VDD/负电源VSS连接，保持全通状态。本发明可以抵消由于反相器层数的不同和反相器信号延时时间给输出互补差信号质量带来的影响。
文档编号H04L25/02GK1787500SQ200410089219
公开日2006年6月14日 申请日期2004年12月8日 优先权日2004年12月8日
发明者晏颖 申请人:上海华虹Nec电子有限公司