专利名称：具有处理单元阵列的电子器件的制作方法
技术领域：
本发明涉及一种具有可以组合(“合并”)到用于外部访问的合并块(binning block)中的处理单元阵列的电子器件。该电子器件尤其可以是X射线检测器或图像传感器。而且，本发明涉及一种具有这种X射线检测器的检查设备，以及用于访问这种电子器件中具有若干处理单元的合并块的方法。
背景技术：
具有X射线敏感传感器阵列作为处理单元的X射线检测器是由本发明处理的电子器件类型的重要实例。这种X射线检测器的传感器单元一般以行和列布置，其中可以通过寻址逻辑选择性地寻址行，以将它们耦连到沿着阵列的列行进的读出线。由此可以一行行地读出阵列中每个传感器单元的传感器信号。然而，在一些情况下，不必或不需要分别地读出每个传感器的信号，但仅读出例如m×n单元块的若干相邻传感器单元的组合信号。在这些情况下，应用所谓的“合并”，其指的是n行和m列的传感器单元在适当的合并电路的控制下耦合在一起。当读出具有常规的寻址和读出设计的这种布置时，可以同时寻址和读出n行的组，加速了整个读出过程n倍。
发明内容
基于这种情形，本发明的一个目的是提供更通用且快速读出可以组合到合并块中的处理单元阵列的装置。
该目的通过根据权利要求1的电子器件、根据权利要求13的X射线检测器、根据权利要求14的图像传感器、根据权利要求15的检查设备、和根据权利要求16的方法来实现。在从属权利要求中公开了优选根据权利要求1的电子器件包括以下组件K个处理单元的阵列(K是自然数)，其中每个处理单元都具有内部耦连节点和外部耦连节点。内部和外部耦连节点可以是处理单元电路中的不同组件或点，但它们还可以是相同的物体。用于这种处理单元的一般实例是辐射敏感传感器单元，尤其是X射线传感器或光传感器单元。而且，处理单元可以是辐射发送器或发射器，例如平板显示器的像素。
合并电路用于选择性地连接若干处理单元每个的内部耦连节点，其中以该方式限定连接的处理单元构成“合并块”。尽管措辞“块”建议紧密的、矩形形状，在合并块中耦连在一起的处理单元的几何分布是先验的不是以任一方式限制的，并且例如可以是穿过整个阵列的处理单元的稀疏分布。然而，在一般情况下，合并块的处理单元将几何地组成狭义意义上的矩形块。构件的形状和/或数目对于不同合并块通常可以是不同的，尽管在一般情况下对于阵列的所有合并块它们可以是相等的。
将外部访问用于选择性寻址处理单元的寻址电路。在辐射读取器件中，对处理单元的访问一般包括传感器信号的读出。在辐射发送或发射器件中，对处理单元的访问一般包括发光像素的颜色和/或强度的控制。
多个M＜K信号线，其中在前述寻址电路的控制下，每个处理单元的外部耦连节点可以选择性地连接至所述信号线的仅一个。以M个信号中的每一个(唯一地)耦连至不同合并块的这种方式实施通过寻址电路的这种控制。在该上下文中，“耦连至合并块”指的是信号线连接至所述合并块的处理单元的至少一个外部节点。
以上描述的类型的电子器件具有如下优点，当在寻址工序的一个步骤中所有可获得的M个信号线访问不同的合并块时，其可以以最佳的速度访问。与其相比，已知的X射线检测器的读出工序在合并期间的一个读出步骤中一般不使用所有的读出线，因为在许多情况下，穿过相同寻址合并块的所有读出线耦连至那个块，并且因此载送冗余信息或所述线的仅一个耦连至该块以及其余的线保持闲置。
尽管原则上阵列的处理单元可以是任意地设置，但优选它们设置成n行与m列，即矩阵。而且，设计信号线以便它们可以选择性地连接至不同列每个的处理单元。这对应于常规设计的X射线检测器，其中读出线沿着可开关连接至那个列的所有像素的矩阵的列行进。
在前述的矩阵布置中，阵列每列的处理单元的内部耦连节点优选通过相应的列线彼此串联连接，其中开关设置在所述列线中的每对处理单元之间，并且其中所述的开关可以通过沿着阵列的行的“合并控制线”控制。这种合并控制线的激活则激活在某一行高度处的所有开关，并且因此耦连属于(i)相同列和(ii)所述行和其相邻行的处理单元。因此合并控制线能够在阵列中的行方式合并。
根据类似于前述实施例的合并电路的实施例，阵列每行的处理单元的内部耦连节点通过相应行的线彼此串联连接，其中开关设置在所述行线中的每对处理单元之间，并且其中所述的开关可以通过沿着阵列的列行进的“合并控制线”控制。这种合并控制线的激活则激活某一列的开关并且因此耦连属于(i)同一行和(ii)所述列和其相邻列的处理单元。因此合并控制线能够在阵列中的列方式合并。
根据本发明的另一优选实施例，寻址电路包括沿着阵列的行行进且连接至存在于相应行的每个处理单元中的“选择逻辑”的行地址线。在X射线检测器的许多常规设计中，如果激活相应行的地址线，则有效地寻址每个处理单元。与此相比，在本实施例中行地址线的激活仅确定选择逻辑的一个输入。因此选择逻辑可提供有另外的信号，以控制处理元件的寻址更通用，也就是不仅取决于它们的行数。处理单元例如可包含连接至实施逻辑AND的选择逻辑的一位存储器；在该情况下存储器的容量将确定相应行地址线的激活是否能够激活处理单元。在这种实施例中，通过准备存储器可以在阵列中实施由行地址线激活的处理单元的任一模式。
在具有行地址线的前述电子器件的优选的另一发展中，寻址电路进一步包括连接至阵列的相应对角线系统的每个处理单元中的所述选择逻辑的对角地址线。在本上下文理解矩阵阵列的“对角线系统”为一个或(如果可应用)多个线的顺序，(i)在不比其它边界长(在行数或列数方面)的阵列的第一边界开始，(ii)对角穿过阵列直至到达第二边界，(iii)如果需要则转到与第二边界相对的边界并且继续它的对角从那里行进直至再次到达边界，(iv)如果到达与第一边界相反的边界则结束。从一个拐角行进到相对的一个的一般对角是“对角线系统”的特定情况。然而，在通常的情况下，对角线系统必须包括转到相对边界的至少一个边界，以当从开始边界行进到相对边界时保持在阵列内部。在所描述的实施例中，每个选择逻辑接收对角地址线和行地址线的输入。此外，当且仅当行地址线和对角线都被激活时，选择逻辑适合于连接那个处理单元的外部耦连节点到相应的信号线。换句话说，选择逻辑实施连接的对角地址线和行地址线之间的AND逻辑。如从图的详细描述将变得显而易见，可以使用这样的寻址电路来获得M合并块至不同信号线的所希望的耦连。
在前述实施例和具有沿着阵列的列行进的合并控制线的实施例的另一发展中，每个对角地址线都连接至所述合并控制线之一。而且，合并控制线(例如高或低电压)上的信号的效果应当关于通过合并控制线的开关激活和处理单元中选择逻辑的控制不同。合并控制线上的逻辑“0”例如应当暗示相应的开关打开(其指的是合并块在阵列的相应列处分离开)，而所述的逻辑“0”应当同时是选择逻辑的激活输入。
根据电子器件的进一步发展，合并电路包括至少两组寄存器，其中每组寄存器存储合并块的模式。可以使用一组寄存器(例如移位寄存器)来确定将施加到沿着阵列的行或列行进的合并控制线的信号电平(例如高或低电压)。如果使用这些组寄存器的两个，则在它们中的两个中可以存储合并块的(不同)模式，其通过简单地改变耦连至合并控制线的该组寄存器能够实现在不同合并模式之间的快速开关。
虽然合并电路的主要任务是耦连处理单元的内部节点，但其可进一步适合于还耦连合并块的一些或全部处理单元的外部节点。优选地，一行合并块的仅处理单元以该方式耦连。外部节点的耦连具有它们可以通过一个且相同的信号线访问的优点。
根据本发明的那些实施例的进一步发展，其包括每个处理单元中的选择逻辑，合并电路进一步适合于还耦连对应于相同信号线的合并块的处理单元的选择逻辑。尤其是选择逻辑的输出可以以该方式耦连。选择逻辑的耦连指的是一个选择逻辑的有效激活同时暗示所有的处理单元的激活以该方式耦连。在以上描述种类的矩阵结构中，在一个处理单元中的一个选择逻辑的激活例如可暗示位于同一列的相同合并块的所有处理单元的同时激活，即耦连至沿着那一列行进的同一信号线。通过若干处理单元到相应信号线的这种耦连，可以提高信号传输的质量。
处理单元的大阵列如固态X射线检测器一般通过掩模缝合(maskstitching)制造，即在周期模式中给定掩模的重复。因此，根据本发明的电子器件的布局优选与这种掩模缝合相适合。而且涉及该实施例的详细情况将从图的描述变得显而易见。
本发明进一步包括包含以上描述类型的电子器件的X射线检测器，其中处理单元是X射线敏感传感器。而且，本发明包括图像传感器，其包含以上描述类型的电子器件，其中处理单元是对可见光、紫外光(UV)和/或红外线(IR)的光子敏感的传感器。这种图像传感器例如可以用在数字摄象机中。
本发明还包括具有产生X射线的X射线管和前述种类的X射线检测器的检查设备。这种设备尤其是可用于医疗应用或材料测试。
最后，本发明包括用于访问合并块的方法，其包括在具有处理单元阵列和一组M个信号线的电子器件中的若干处理单元。该方法包括以M个信号线中的每一个访问不同合并块的这种方式寻址阵列的处理单元。该方法以通用的形式包括可以用以上描述种类的电子器件执行的步骤。因此，参考在前的关于该方法的细节、优点和改进的更多信息的描述。
参考下面描述的实施例说明本发明的这些和其它方面，并且本发明的这些和其它方面将是显而易见的。
在下文中，借助附图利用实例描述本发明，其中图1示出了根据现有技术的传感器单元；图2示出了根据现有技术具有合并容量的传感器单元；图3示出了根据图2的传感器单元与合并控制线的连接；图4示出了根据本发明具有合并能力的传感器单元；图5示出了根据图4的传感器单元与合并控制线的连接；图6更详细地示出了根据图5的器件中的对角地址线的连接。
具体实施例方式
图中所示的器件可以是X射线检测器(例如用于医疗应用)或图像传感器(例如用于数字摄影)。例如基于非晶硅或结晶硅(CMOS)技术，已知平型的X射线检测器。用于数字摄影和类似应用的图像传感器一般以所谓的CMOS成像器芯片为基础。在所有的这些传感器中，传感元件(传感器单元、像素)一般布置成矩阵，其通过扫描逻辑以行方式寻址。从像素获取信号通过读出电子器件、一般是列放大器、复用器和另外的电子器件来实现。
像素合并是增加读出速度的公知技术，减小了数据量，并且在一些情况下，增加了成像传感器的信噪比。通常，m×n合并指的是水平方向上的m个像素和垂直方向上的n个像素的组合。经常使用n×n(方形的)合并。合并像素有时称为“合并块”或仅称为“块”。
在图1至3中示例了像素合并的基本方式。图1示出了具有光电二极管311、复位开关312、源极跟随器晶体管313和读出开关314的通用CMOS图像像素303。(在此没有示出存在于光电二极管和源极跟随器的栅极之间的多个像素电路中的转移栅极。)对于这种结构中的像素合并，源极跟随器晶体管的栅极是至关重要的。它们称为“像素节点”或“内部节点”B。将要被组合的像素的所有像素节点B必须如图2所示连接在一起。该连接通过水平和垂直线和开关(331、332和333、334)的矩阵来实现。通过连接像素节点B，信号电荷分布在像素之间，由此可以经由源极跟随器有效地读出平均信号。原则上，读取一个源极跟随器的源极的电压够用，但实际上源极还至少在垂直方向上连接在一起。当寻址像素时，以上在读出线325上获得。
图3示出了如何寻址具有像素合并的阵列102的一般方式。有两个移位寄存器122和112，其分别控制水平的和垂直的合并开关332和334。在这种移位寄存器单元中的零值决定了两个合并区之间的边界。读出开关的寻址由移位寄存器133一行行的方式控制。移位寄存器单元133配备有能够用全局读出信号131激活读出开关的输出。
以上描述的合并设计的问题是次最佳的读出速度。如果使用m×n合并(m列与n行)，相比未合并的情况读出速度仅增加了n倍。该速度增益n是由于平行地寻址和读出n行的事实引起的。然而，该“线性的”速度增益是次最佳的，因为m列中仅一个需要从m×n合并区域读取信号。其它的m-1列载送同样的、冗余信息。通常相应的电子器件闲置。
本发明旨在通过利用合并设计克服次最佳的读出速度，其能够获得m·n合并的速度增益，由此使用现有的读出电子器件的全容量。
本发明的思想是当使用m×n合并时在垂直方向上同时寻址m个合并块。在存在于m×n块中的m个读出列上分配来自m个垂直布置的块的输出信号。
本发明的优点是用于m×n合并的前述m·n的速度增益，同时保持寻址和操作简单。本发明能够合并对于同一检测器的m和n的许多不同值。对于通常的方形合并(n×n)，速度增益相比线性的(n)是二次方程式(n2)。关于故障容错，对于断掉的读出线，开始是最终的缺陷模式，因为将影响仅垂直方向上的每个第m合并块。此外，提出的设计还能够以传统的合并模式操作(对于某些缺陷条件的反向兼容性/后退方式)。
尽管由本发明处理的任务不是小事，但技术手段相比现有技术相对少且简单。这还通过下面描述的实际实施例示出了。此外，本发明与成像传感器的制造中所使用的标准技术一致，例如矩阵块的缝合和可能像素中有限数量的金属层。
在图4-6的实例中引出了本发明的优选实施例。图4示出了具有以下另外组件的像素电路(与图2相比)341用于源极跟随器313的源极的水平连接线342连接开关(还通过水平移位寄存器122(图5)控制)353用于读出晶体管314的栅极的垂直连接线354连接开关(还通过垂直移位寄存器122(图5)控制)361行地址线(图2的替换线324)371对角地址线372逻辑态或“选择逻辑”(对于逻辑“0”的开漏、高阻抗)373下拉器件在合并块中，源极跟随器的源极(或像素的“外部节点A”)利用线341和开关342水平地连接。垂直连接线和开关(353、354)与下拉器件373一起在垂直方向上形成读出晶体管314的栅极的线或连接。这意味着，如果一个读出晶体管由逻辑栅极372激活，则还将激活合并块中同一列的所有读出晶体管。由行地址线361、对角地址线371和逻辑栅极372形成的激活逻辑是本实施例的中心。
如前所述，本发明的基本思想是当使用像素合并时还在垂直方向上同时寻址若干合并块。从这些垂直布置的块输出的信号必须分布在存在于合并块中的读出列上。困难的任务是如果允许许多合并块尺寸则配置可能的连接设计。像素应当连接至穿过它们的读出线的决定不能单独基于列或行信息，而且基于组合。获得以上的一个可能的方法是在每个像素中增加存储单元(例如移位寄存器)和将对合并模式特定的整个“读出任务”写入到全部的阵列。
在图4-6所示的实施例中，通过仅利用现有的移位寄存器(已示于图3中)解决该任务。主要措施是将对角地址线371增加到阵列。与行地址线361和逻辑栅极372一起，它们建立该任务所需要的具体寻址设计。对于这里选择的逻辑约定，如果对角地址线和行地址线都具有逻辑电平“0”，则将仅激活像素中的读出开关(为了保持移位寄存器133常规意义的内容，因此它们的输出包括反相器，相比图3参见图5)。在这里所示出的优选实施例中，根据图6中的设计从水平合并移位寄存器122供给对角地址线。如从图6可以看到的，对角地址线(除阵列的真正对角以外)包括在节点211的阵列的上边界处开始的上部和在节点211的阵列的下部处开始的下部，提到的两个节点211垂直地位于彼此的上方。该布局确保每个对角地址线与每行和每列交叉正好一次。对于每个合并块隔离器(寄存器122中的逻辑“0”)，还在“0”处存在对角地址线，由此能够沿着该对角实现在像素中的读出开关。
在图5中示出了3×3合并的实际结构。为了清楚，仅用粗箭头标出像素中的垂直和水平移位寄存器112和122的作用。根据在前的描述，它们指的是水平粗箭头开关332起的作用像素节点的水平连接开关342起的作用源极跟随器输出的水平连接垂直粗箭头开关334起的作用像素节点的垂直连接开关354起的作用读出开关栅极(线或)的垂直连接3×3合并结构由移位寄存器112和122的含义给定。粗箭头示出了连接的3×3像素。行地址移位寄存器133中的位模式与对角地址线371上的位模式一起激活第一行/第一列(从顶部计算)中、第一行/第四列中和第五行/第二列中的逻辑栅极。(这里提到的仅是图5中所示像素的激活的逻辑栅极。在阵列的其它部分中将有更多激活的逻辑栅极。)由于合并块中的线或逻辑，激活更多的读出开关。这通过指示从像素流动到连接至列读出放大器141的读出线325上的信号的弯曲箭头在图中示出。例如，在第一个三行中的所有像素的输出连接至第一读出列。由此图5示出了如何获得合并块的时间有效的读出。
n×n的方形合并块的操作以直接的方式从产生在前描述的任一给定的n进行。而且没有合并(＝1×1合并)的操作是清楚的，实际上是通常“一次一行”读出设计。而且对于m×n像素的矩形合并块，通过利用行地址寄存器133中的适当的位模式来获得读出。再次，当将利用穿过合并块的读出线时，读出将是时间有效的。
另一种可能性是使用从现有技术得知的非时间有效的读出(例如，后退模式或在某些故障的条件下)。例如，在3×3合并情况下，行地址寄存器133将包含三个(并且仅三个)连续的“1”引入线，由此能够在连接至穿过合并块的所有三个读出线的合并块中实现所有的输出。在该段落中给出的实例示例了该寻址设计的通用性。
为了快速扫描阵列和“清除操作”，行地址移位寄存器133装配有全局输出使能(线131)。这能够移过用于以上描述的所有设计的行地址模式并具有在该移位作用期间避免错误的读出无效的输出。
由图3和5中所示的控制逻辑103装载和锁定所有的寄存器。
允许很快的模式开关的有用变化将具有平行且可选择的(例如，利用输出使能)两个或多个水平和垂直的移位寄存器(122、112)，以便能预装载新的合并模式。而且可以是在两个或多个合并模式的切换或循环。
用于读出开关的栅极的“线或”不是绝对必要的，因为原则上合并块中的所有源极跟随器输出理想地载送相同的信息(即，相同的电压信号)。在该情况下，元件353和354不是必要的。而且如果逻辑栅极372构造有全驱动能力(例如图腾柱结构)，则可以丢弃下拉器件373。然而，激活连接至适当的读出列的合并块中的所有读出开关对完成低输出阻抗和因此电压信号的快速转移是有用的。平行操作的源极跟随器有效地观察为n倍“宽”的晶体管。
通过相同的意见(“所有的源极跟随器输出载送相同的信息”)，还会省略水平的连接元件341和342。
对于成像传感器的实际设计，掩模缝合对制造有限面积掩模的大面积传感器来说是必不可少的。本发明适合这种方式，因为可以全面地重复大的块，而没有任何改变。可选择在相邻缝合块中的相邻像素之间不具有直接连接(或甚至在实际的缝合块内的子块)。在该情况下，应当适当地选择缝合块(或子块)的尺寸以简化具有许多可能合并模式的操作。
当缝合块(或子块)尺寸是合并块宽度的倍数时(例如用于n×n合并的n)，这种简单的操作是切实可行的。因此，应当选择许多倍数的数目作为缝合块或子块尺寸。例如，如果选择60为子块尺寸，则容易利用1×1、2×2、3×3、4×4、5×5、6×6、10×10、12×12、15×15、20×20、30×30和60×60合并(仅提供方形合并块的情况)。
已描述了从水平合并寄存器直接派生对角地址线信息是有用的且已经允许大的弹性。通过用完全独立的另外移位寄存器驱动对角地址线可以是甚至更高的弹性。原则上也可以是从垂直合并寄存器派生对角地址线信息。
图3、5或6中所示的不是像素复位的详细情况(通过线322和复位晶体管312，比较图1)。另外可能的部件是光电二极管311和像素节点B之间的转移栅极(源极跟随器晶体管313的栅极)。在所有的图中省略了转移栅极和相关的驱动线，但本发明还和转移栅极完全适合。
关于复杂性和故障容差，应当注意用于优选解决方法的每像素的另外“组件”的数目很少(371、372和373，另外加上341、342、353和354)。对于有缺陷的读出列(例如，由于线断开或放大器故障)，用于m×n合并的最终缺陷模式将仅是垂直方向缺少的每第m个合并块。这是开始模式，因为它一般允许基于插值法的完全修正。
像素阵列可以是非晶硅薄膜器件(例如TFT板)或以结晶硅制造的电路(例如CMOS器件)。由此检测器基板可以分别是玻璃板或非晶硅晶片。在TFT板的情况下，像素电路未必与实例中绘制的由于a-Si具体考虑引起的看起来相同。
本发明尤其是对X射线检测器和医用X射线诊断和干涉的领域中的应用(心、C/V、神经的、URF、外科、放射学、3D X射线等)高相关性的。通常本发明还用于用户或专业应用的CMOS图象器的领域中。
最后指出，在本申请中术语“包括”不排除其它元件或步骤，不定冠词“一”不排除多个，并且单个处理器或其它单元可实现几种方式的功能。而且，权利要求中的附图标记不解释为限制它们的范围。
权利要求
1.电子器件，包括-处理单元(303)的阵列(102)，其中每个处理单元具有外部耦连节点(A)和内部耦连节点(B)；-合并电路，用于选择性地连接若干处理单元(303)每个的内部耦连节点(B)，其中定义的一组耦连的处理单元(303)构成了合并块；-寻址电路，用于选择性地寻址将被访问的处理单元(303)；-多个信号线(325)，其中以每个信号线耦连至不同合并块的这种方式，在寻址电路的控制下，处理单元(303)的外部耦连节点(A)可以选择性地连接至所述信号线(325)中之一。
2.根据权利要求1的电子器件，特征在于处理单元(303)是辐射敏感传感器、尤其是X射线或光传感器或辐射发射器。
3.根据权利要求1的电子器件，特征在于处理单元(303)布置成N行与M列，并且每个信号线(325)可以选择性地连接至不同列的处理单元。
4.根据权利要求3的电子器件，特征在于每列的处理单元(303)的内部耦连节点(B)通过每对处理单元之间具有开关(334)的相应列线(333)彼此串联连接，其中所述的开关可以通过合并沿着阵列的行延伸的控制线(113)来控制。
5.根据权利要求3的电子器件，特征在于每行的处理单元(303)的内部耦连节点(B)通过每对处理单元之间具有开关(332)的相应行线(331)彼此串联连接，其中所述的开关可以通过合并沿着阵列的列延伸的控制线(123)来控制。
6.根据权利要求1的电子器件，特征在于寻址电路包括行地址线(361)，其连接至相应行的每个处理单元(303)中的选择逻辑(372)。
7.根据权利要求6的电子器件，特征在于寻址电路进一步包括对角地址线(371)，其连接至相应对角线系统的每个处理单元中的所述选择逻辑(372)，其中当且仅当行地址线(361)和对角地址线(371)均被激活时，该选择逻辑适合于产生处理单元(303)的外部耦连节点(A)到它的信号线(325)的连接。
8.根据权利要求5和7的电子器件，特征在于每个对角地址线(371)连接至沿着阵列(102)的列延伸的合并控制线(123)中的一个。
9.根据权利要求1的电子器件，特征在于合并电路包括至少两组寄存器，其中每组寄存器存储合并块的模式。
10.根据权利要求1的电子器件，特征在于合并电路进一步适合于还耦连合并块的一些或所有处理单元(303)的外部节点(A)。
11.根据权利要求7的电子器件，特征在于合并电路进一步适合于还耦连对应于同一信号线(325)的合并块的处理单元(303)的选择逻辑(372)。
12.根据权利要求1的电子器件，特征在于其布局与掩模缝合相兼容。
13.X射线检测器，包括根据权利要求1具有X射线敏感处理单元(303)的电子器件。
14.图像传感器，包括根据权利要求1具有对可见光、UV和/或IR的光子敏感的处理单元的电子器件。
15.检查设备，包括根据权利要求13的X射线管和X射线检测器。
16.用于在具有处理单元(303)的阵列(102)和一组信号线(325)的电子器件中访问具有若干处理单元(303)的合并块的方法，其中对处理单元(303)寻址以便每个信号线访问不同的合并块。
全文摘要
本发明涉及电子器件，如具有可以组合(合并)到m×n像素的合并块中的像素(303)阵列的X射线检测器。根据本发明，在每个读出步骤中可获得的器件的读出线(325)全部连接至不同的合并块，以便当使用m×n合并时，在垂直方向上同时寻址高达m个合并块。在该情况下，在存在于m×n块中的m个读出列上方分布从m个垂直布置的块输出的信号。在优选实施例中，行地址线(361)与对角地址线(371)和简单激活逻辑(372)一起确保像素所需要的通用寻址。
文档编号H04N3/15GK1951103SQ200580014505
公开日2007年4月18日 申请日期2005年5月2日 优先权日2004年5月5日
发明者M·奥弗迪克, W·鲁坦 申请人:皇家飞利浦电子股份有限公司