专利名称：包括数字带通∑－△调制器的全数字式发射器的制作方法
技术领域：
本发明涉及发射器和接收器电路的领域，且更具体来说是针对例如在现代移动电话手机中使用的全双路复用收发器电路。
背景技术：
近年来，移动电话技术已显著进步，这通过现今可用的较高性能的数字移动电话来证明。在很大程度上，这些进步源于广泛采用了现代数字无线调制技术，例如时分多址(TDMA)；包括常规CDMA、宽频带CDMA(WCDMA)和CDMA2000标准的码分多址(CDMA)技术；和个人通信服务(PCS)调制。这些调制信号的载波频率在从大约800MHz到高达2.0GHz的范围内变动。这些和其它数字调制与通信技术已显著改进了无线电话服务，且以降低的成本提供给消费者。
执行这种高频调制与通信所需的电路已变得越来越复杂。尽管有此增加的复杂性，但仍然存在着进一步降低硬件成本的重大压力。可通过减少用于实现无线电话的集成电路和其它电子组件的数目，以及通过减小这些集成电路的芯片面积而降低这些集成电路的成本，来降低成本。然而，常规收发器电路仍很大程度依赖于模拟电路，尤其是在发射和接收射频(RF)信号的过程中。此模拟电路和例如模拟域中通常需要的电感器的无源组件已限制了在运算速度和减少的功率耗散两个方面成本降低和性能改进所能达到的程度。
图1说明现代无线电话收发器(发射器/接收器)中的发射器的常规结构。如图1所示，∑-Δ数字到模拟转换器(DAC)3将待发射的数字基带信号转换成模拟域。所形成的模拟滤波由集成基带模拟滤波器5进行滤波，且被施加到模拟调制器7。在对于CDMA和WCDMA通信来说为典型的此常规结构中，模拟调制器7包括第一自动增益控制(AGC)功能件9，在基带信号在混频器11处与本机振荡器(LO)时钟模拟混频之前，第一自动增益控制功能件9施加大约25到30dB的增益。通常，混频器11是正交混频器，且由此产生同相(I)与正交相(Q)分量两者。LO时钟由本机振荡器15产生，所述本机振荡器15接收发射频率产生器功能件19的输出。发射频率产生器功能件19基于压控振荡器(VCO)17的输出而产生由环路滤波器21进行滤波的发射时钟信号。将混频器11的正交输出施加到第二AGC功能件13，所述第二AGC功能件13对信号施加60dB标称增益。在通过功率放大器25放大之前，对输出的经调制信号施加通过SAW滤波器23而进行的滤波。
在此常规结构中，许多信号处理是在模拟域中执行的。具体相对于图1，模拟域开始于DAC3的输出，并通过模拟调制器7和功率放大器25继续。由于此较大程度的模拟处理，因此电路通常需要若干无源组件。对于图1的常规发射器的实例，包括在功率放大器级25处，且对于模拟混频器11，且同样在发射器内的其它电路中，若干电感器均是必需的。如此项技术中已知，这些电感器必须由外部组件来建构，或者充其量在集成时需要较大的芯片面积。其它电路(例如环路滤波器21)包含外部组件(例如两个电阻器和三个电容器)。
在实现时且在操作时，此常规模拟发射器结构中的模拟AGC功能件9和13也存在问题。如此项技术中已知，因为由AGC功能件9、13施加的增益对制造工艺变化且同样对操作温度的敏感性，所以必须合适地校准所述增益。此AGC校准通常涉及制造流程中的显著性测试和表征时间(characterization time)。
如此项技术中众所周知，发射和接收到的信号两者在例如根据CDMA和WCDMA标准执行的全双路复用通信中占用相同的频率。实际上，常规收发器处所接收到的信号中的最大的噪声源通常是来自收发器本身发射的信号的泄漏。然而已经观察到，不能将常规的模拟发射器构造成具有特别低的接收频带噪声，特别是在要使制造成本保持合理时(包括使用合理数目的无源组件)。
也许最重要的是，图1的常规发射器的大部分电路的模拟特性使得难以将此发射器高度集成到单个集成电路中。另外，如此项技术中众所周知，通过低电压互补金属氧化物半导体(CMOS)技术不能容易地实现模拟电路。相反，模拟电路通常需要双极晶体管，或至少需要双极与CMOS设备的组合(例如BiCMOS技术)，从集成电路制造成本的观点来看这是昂贵的。双极晶体管不像CMOS设备那样可容易地按比例缩放，且由此预期在未来通过CMOS集成电路会达到的集成效率将不适用于利用双极或BiCMOS技术的模拟电路。
发明内容
因此本发明的目的是提供一种用于射频(RF)发射器的全数字式结构。
本发明的又一目的是提供一种特别适于根据按比例缩放的低电压互补金属氧化物半导体(CMOS)技术而建构的数字发射器结构。
本发明的又一目的是提供一种可与数字基带处理电路集成以便可达到用于无线电话手机的电子元件的单芯片实现的数字发射器结构。
本发明的又一目的是提供一种具有非常低的接收频带噪声的数字发射器结构。
本发明的又一目的是提供一种在其中可关于中心发射频率不对称地调谐频带外噪声凹口的数字发射器结构。
本发明的又一目的是提供一种在其中可实现高频带发射频率(例如2GHz或更高)的数字发射器结构。
本发明的又一目的是提供一种在其中功率放大器驱动器电路可与数字自动增益控制(AGC)电路集成的数字发射器结构。
本发明的又一目的是提供一种数字带通∑-Δ调制器。
参考以下说明书以及其附图的所属领域的技术人员将明了本发明的其它目的和优点。
本发明可建构在全数字式发射器结构中，其中包括上变频器混频器和过取样数字带通∑-Δ调制器的所有功能件均通过数字电路来建构。根据本发明，通过简单的多路复用器和反相器配置来实现所述上变频器混频器。
根据本发明的另一方面，数字带通∑-Δ调制器包括零分割(zero-splitting)能力，使得进入邻近频带(例如收发器中的接收频带)中的发射噪声泄漏可被控制。根据本发明，通过在其中反馈特性界定零频率的数字滤波器配置来实现数字带通∑-Δ调制器。
根据本发明的另一方面，将有限脉冲响应(FIR)数字滤波与粗略增益控制和功率放大器驱动器电路组合成延迟驱动级阵列，其中对输出进行求和以驱动功率放大器。
图1是常规模拟RF发射器的方框形式的电气图。
图2是根据本发明优选实施例的数字收发器结构的方框形式的电气图。
图3是根据本发明优选实施例的图2的收发器中的数字发射器的方框形式的电气图。
图4是说明根据本发明第一优选实施例的图3的发射器中的数字上变频器和信号处理功能件的结构的方框形式的电气图。
图5是根据本发明优选实施例的图4的数字上变频器中的上变频器混频器的方框形式的电气图。
图6是根据本发明优选实施例的图3的发射器中的数字带通∑-Δ调制器的方框形式的电气图。
图7a和7b是说明根据本发明第一优选实施例的图6的数字带通∑-Δ调制器的操作实例的性能的量化噪声对频率曲线图。
图8是根据本发明优选实施例的图3的数字发射器中的组合的FIR与MOS电源开关功能性的方框形式的电气图。
图9是说明根据本发明优选实施例的图3的数字发射器中的组合的FIR与MOS电源开关功能性的构造中的进一步细节的示意形式的电气图。
图10是说明根据本发明优选实施例的图3的数字发射器中的组合的FIR与MOS电源开关功能性的构造中的更进一步细节的示意形式的电气图。
图11是说明根据本发明第二优选实施例的图3的发射器中的数字上变频器和信号处理功能件的结构的方框形式的电气图。
图12是说明根据本发明第三优选实施例的图3的发射器中的数字上变频器和信号处理功能件的结构的方框形式的电气图。
具体实施例方式
将结合本发明的优选实施例来描述本发明，即如建构成例如可与无线电话手机结合使用的数字收发器，因为预期本发明的这种应用将尤其受益于其优点。然而，还预期本发明的其它应用也可受益于其优点。
首先参看图2，现将描述本发明优选实施例中的每一者均可建构成的通信系统。在图2的实例中，系统是无线电话手机，且由此包括麦克风M，其经耦合以将信号提供到数字基带处理器10且接着提供到数字发射器20；和扬声器S，其经耦合以经由数字基带处理器10从接收通道28接收信号。功能上，额外电路和功能性通常也将建构到系统中，此类功能件包括用于全面控制系统的控制器、借助键盘和LCD显示器的输入/输出。在信号路径中，数字基带处理器10包括用于在调制之前(且因此仍以“基带”频率)对信号执行模拟和数字滤波、通道和误差校正编码等的电路和功能性。通常，现代无线电话手机包括例如可从Texas Instruments Incorporated购得的OMAP24xx处理器的高等级集成电路，例如ARM11处理器和TMS320C55x数字信号处理器(DSP)的包括核心引擎的这种处理器充当数字基带处理器10。
在发射侧，数字发射器20从数字基带处理器10接收经处理的信号，所述经处理的信号对应于来自麦克风M的模拟音频信号。下文将进一步详细描述根据本发明优选实施例的数字发射器20的构造。数字发射器20产生RF输出信号，所述RF输出信号由表面声波(SAW)滤波器22滤波，且由功率放大器24放大以用于经由双路复用器26而通过天线A发射。以接收通道28来说明此系统的接收侧，接收通道28经由双路复用器26从天线A接收RF信号，且接收通道28以常规方式将这些接收到的信号解调并处理成基带信号，其后，数字基带处理器10将接收到的信号进一步处理成适于通过扬声器S输出的形式。
根据本发明的优选实施例，预期可用晶体管和设备技术来实现数字发射器20的构造，所述技术使得数字发射器20适于与数字基带处理器10建构在同一集成电路中，所述技术例如为互补金属氧化物半导体(CMOS)技术。CMOS中的数字发射器20的实现将使数字发射器20能够以更小的晶体管临界特征与例如数字基带处理器10的常规数字电路一起按比例缩放，从而引起持续的性能改进和持续的成本降低。例如上文相对于图1所描述的常规发射器电路通常需要双极或BiCMOS技术，且由此不能容易地与常规数字基带处理器一起按比例缩放。
另外，还预期根据本发明优选实施例而构造的数字发射器20可在接收频带中提供减小的噪声。数字发射器20的这种经改进的接收频带噪声性能将减少对SAW滤波器22的要求，从而进一步降低整个系统的成本；另外，接收频带噪声的减小将改进由接收通道28接收并处理的信号的保真度。此外，数字发射器20的全数字式操作允许自动增益控制(AGC)功能件的数字控制，从而不需要常规RF收发器所需的模拟AGC校准。
现参看图3，现将描述根据本发明优选实施例的数字发射器20的构造。来自数字基带处理器10(图2)的数字基带输入信号DBB由蜂窝式数字信号处理功能件35接收，所述蜂窝式数字信号处理功能件35执行例如串行到并行转换、数字滤波、将信号分割成同相和正交相分量、取样速率转换等的功能。根据本发明的优选实施例，将待发射信号的同相分量转发到同相数字上变频器功能件36I；类似地，将待发射信号的正交相分量转发到正交相上变频器功能件36Q。下文将进一步详细描述根据本发明优选实施例的同相和正交相数字上变频器功能件36I、36Q的构造和操作。将同相和正交相数字上变频器功能件36I、36Q的输出施加到加法器38的输入，加法器38对经上变频的分量进行组合并将结果施加到数字带通∑-Δ调制器40，下文还将进一步详细描述数字带通∑-Δ调制器40的构造。来自数字带通∑-Δ调制器40的经调制的输出信号由有限脉冲响应(FIR)数字滤波器42进行滤波，且为施加到MOS电源开关阵列44的输入信号。如下文将进一步详细描述，从数字带通∑-Δ调制器40输出的每一位均优选驱动FIR功能件42中的开关与MOS电源开关阵列44中的开关的组合。如下文将描述，且根据本发明的优选实施例，将FIR功能件42和MOS电源开关阵列44有效地组合成分级子单元阵列43，以便产生施加有粗略增益控制的RF输出信号。
数字发射器20还包括用于产生由数字上变频器功能件36I、36Q且由数字带通∑-Δ调制器40使用的各种时钟信号的电路。根据本发明的优选实施例，频率合成器30是用于产生具有选定频率的一个或一个以上时钟信号的常规频率合成器，所述选定频率通常为极限发射频率Ftx(例如，对于CDMA2K来说为824到849MHz，或对于EDGE、WCDMA和PCS来说为1.8到2.0GHz)的倍数；如将从以下描述内容中变得明显，所述倍数无需为整数。时钟分配电路32将频率合成器32的输出分配到数字发射器20内的各个功能件，且可包括用于根据需要而以额外频率产生时钟信号的额外分频器或混频器。数字发射器20还包括控制器41，其可对应于图2的系统内的较高等级控制器。如下文将进一步详细描述，控制器41包括可编程逻辑或其它电路，其用于控制发射器20的操作，包括选择数字增益控制信号并将数字增益控制信号施加到MOS电源开关44。
现参看图4，现将描述根据本发明第一优选实施例的蜂窝式数字信号处理功能件35和数字上变频器功能件36I、36Q的详细构造。在此实例中，对应于CDMA2K标准，发射频率Ftx为836MHz。如将从此描述内容中变得明显，可通过数字发射器20以用于现代数字电路的相对较适中的频率而操作来容易达到此相对较高的发射频率。
在本发明的此第一实施例中，将采取单个位位流形式的数字基带输入信号DBB施加于串行到并行转换器46。串行到并行转换器46以常规方式将串行输入位流分组成连续字，并将并行字分配给同相和正交相分量。如此项技术中已知，将位流分割成这些正交分量的具体方式是任意的，只要接收器可将分量重新组合成采取数字基带位流形式的可理解信息。串行到并行转换器46输出的并行数据字的宽度将视数字发射器20中的相对时钟速率和极限发射频率Ftx而定。对于CDMA通信的实例，串行到并行转换器46以4.8MHz的频率输出宽度在六到八位的范围内变动的数据字，以用于同相和正交相分量中的每一者；在WCDMA通信中，串行到并行转换器46可以3.84MHz的频率输出六到八位宽的数据字。
蜂窝式数字信号处理功能件35的处理的剩余物在同相分量与正交相分量之间实质上是相同的。数字脉冲整形滤波器48I对同相分量施加数字滤波，且数字脉冲整形滤波器48Q对正交相分量施加数字滤波。脉冲整形滤波器48将最后发射的信号的频谱整形到所需发射频带内，且在特定通信标准的功率谱密度(PSD)限制内。
到这时，在数字脉冲整形滤波器48I、48Q的输出处，数据(作为位流DBB且在并行化之后)的取样速率处于基带速率。将此取样速率转换为与发射频率Ftx兼容的频率的过程开始于取样速率转换器50I、50Q，所述取样速率转换器50I、50Q中的每一者均是用于以一种速率缓冲引入的数据以便以另一速率输出数据的常规电路。在此实例中，从取样速率转换器50I、50Q输出的数据的速率从极限发射频率Ftx开始分频。在此实例中，带通∑-Δ调制器40的取样频率Fs是发射频率Ftx的四倍(Fs＝4Ftx)，且在此实例中，SRC 50I、50Q的输出处的取样速率是Fs/160。时钟分配电路32将处于此输出速率Fs/160的时钟信号提供到SRC 50I、50Q。
增益级52I、52Q分别对来自SRC 50I、50Q的经取样速率转换的信号中的每一者施加选定的增益值。优选地，由增益级52I、52Q施加的增益值是具有相对较接近的分辨率(例如大约0.25 dB步长)的二进制值。优选地，借助可由此项技术中已知的二进制移位器实现的数字乘法器来建构增益级52I、52Q，以达到精度和有效性能两者。在本发明的此实施例中，增益级52I、52Q的输出处的取样速率保持在Fs/160。
在施加所需增益值之后，将同相和正交相分量中的每一者施加到对应的功能件54I、54Q，所述对应的功能件54I、54Q施加级联积分梳状(cascaded-integrate-and-comb，CIC)滤波和数字有限脉冲响应(FIR)滤波。通过CIC和FIR功能件54I、54Q对数据的进行滤波将视所需频谱特性而定。由CIC和FIR功能件54I、54Q施加的数据分量的插值用以增加取样速率。在此实例中，从CIC和FIR功能件54I、54Q输出的取样速率处于速率Fs/4。如现将描述，通过数字上变频器功能件36I、36Q对此数据流进行上变频将使数据流处于适当的取样速率以供调制。
如图4所示，数字上变频器功能件36I对经同相滤波且内插的数据流进行上变频，且数字上变频器功能件36Q对经正交相滤波且内插的数据流进行上变频。通过数字上变频器功能件36中的每一者施加的上变频使数据流的每一样本均有效地乘以对应于余弦函数(对于同相数字上变频器功能件36I)和正弦函数(对于正交相数字上变频器功能件36Q)的一系列值。因此，上变频器功能件36I、36Q的输出对应于正交分量，其每一者均具有对应于其取样值中的一者的振幅。
根据本发明的此实施例，如现将相对于图5所描述，可通过简单的多路复用器电路来实现数字上变频器功能件36I、36Q。将来自对应CIC和FIR功能件54的引入数据字D施加到多路复用器57的一个输入，且经由多位反相器功能件55到达多路复用器57的第二输入(作为值-D)。多路复用器57的第三输入接收零数据值(对应于预期的数据字D的许多个位中的每一者的“0”二进制级别)。通过控制电路(未图示)或从时钟分配电路32在线正弦/余弦MPY上将控制输入施加到多路复用器57，以致使多路复用器57在其输入中选择以用于施加到其输出。
施加到多路复用器57的控制输入以是施加到多路复用器57的数据字D的值的频率四倍的频率以对应于正弦或余弦波形的图案来在其输入之间进行排序。对于数字上变频器功能件36I的实例，输出数据信号对应于数据字D的值乘以余弦函数所得的乘积；对于数字上变频器功能件36Q的实例，输出数据信号对应于数据字D的值乘以正弦函数所得的乘积。可通过考虑多路复用器57的输出处的取样速率将处于取样频率Fs而输入数据速率处于此频率Fs的1/4来推导待施加的图案；因此多路复用器57的输出从每一输入样本产生四个样本。对于数字上变频器功能件36I的实例，多路复用器57的所需输出是Dcos(2πft)=Dcos(2π(1Ts)t)...(1a)]]>且对于数字上变频器功能件36Q则为Dsin(2πft)=Dsin(2π(1Ts)t)...(1b)]]>其中输出频率(来自多路复用器57)为Fs，其具有取样周期1/Ts。因为在输出频率的每一周期内获取四个样本(即，输入频率为Fs/4)，所以在每一周期Ts内，时间变量t将具有值t1＝0、t2Ts/4、t3＝2Ts/4和t4＝3Ts/4。举例来说，在施加正弦波形的过程中，数字上变频器功能件36Q内来自多路复用器57的输出值的序列可通过以下各式来实现Dsin(2π(1Ts)t1)=Dsin(2π(1Ts)·0)=Dsin(0)=0...(2a)]]>Dsin(2π(1Ts)t2)=Dsin(2π(1Ts)Ts4)=Dsin(π2)=D...(2b)]]>Dsin(2π(1Ts)t3)=Dsin(2π(1Ts)2Ts4)=Dsin(π)=0...(2c)]]>Dsin(2π(1Ts)t4)=Dsin(2π(1Ts)3Ts4)=Dsin(3π2)=-D...(2d)]]>因此正交相数字上变频器功能件36Q中对多路复用器57的正弦/余弦MPY控制输入在取样时钟的每一周期内以此图案(0，D，0，-D)在多路复用器57的输入之间进行选择。类似地，同相数字上变频器功能件36I中对多路复用器57的正弦/余弦MPY控制输入在取样时钟的每一周期内以图案(D，0，-D，0)在多路复用器57的输入之间进行选择；当然，由于串行到并行转换器46将引入位流分割成分量的操作，施加到同相数字上变频器功能件36I的数据输入字D的值将不同于施加到正交相数字上变频器功能件36Q的数据输入字D的值。
返回参看图4，将同相数字上变频器功能件36I和正交相数字上变频器功能件36Q的输出施加到加法器38，加法器38以取样频率Fs将引入的数据值组合成单个数据流。如从数字上变频器功能件36的操作的描述中明显可见，同相数字上变频器功能件36I的输出与正交相数字上变频器功能件36Q的输出是正交的，因为同相数字上变频器功能件36I和正交相数字上变频器功能件36Q不会同时呈现非零值。因此，加法器38可为数字加法器，或者可为具有与同相数字上变频器功能件36I和正交相数字上变频器功能件36Q同步的选择输入信号的多路复用器。接着将加法器38所产生的组合信号提供到数字带通∑-Δ调制器40，以用于调制成RF输出信号。
根据本发明的此优选实施例，带通∑-Δ调制器40将相对较宽的输入数据(例如每个样本十四个位)转换成每个样本较少数目的位，其具有以所需发射频率Ftx为中心的频谱，所述发射频率Ftx在此情况下为取样频率Fs的四分之一。同样根据本发明的此优选实施例，带通∑-Δ调制器40被构造成在所需发射频率Ftx的任一侧上均具有凹口或“零”，其中所述凹口中的至少一者对应于接收频带的中心。带通∑-Δ调制器40的此操作导致极好的接收频带噪声容限，其允许减少发射数据路径中的下游滤波器，如上文所提到。
现参看图6，现将详细描述根据本发明的此第一优选实施例的带通∑-Δ调制器40的构造。如从此描述中明显可见，带通∑-Δ调制器40实际上对应于数字信号处理操作，且由此可借助由数字信号处理器(DSP)执行的程序序列或者借助用于此功能的定制逻辑硬件来实现。因此图6借助数据流程图来说明带通∑-Δ调制器40的构造。
将来自加法器38的输入数据字的最高有效位中的一者或一者以上施加到下游加法器64的一个输入，并将剩余的最低有效位施加到加法器60的一个输入。加法器60的另一输入(其为负输入)接收下文将描述的反馈信号。由此，加法器60的功能是从输入数字值减去反馈信号的数字值；将结果转发到量化器62且转发到加法器70的一个输入。量化器62从加法器60的结果中提取最高有效位，例如最高有效的两个或三个位，并将此值转发到下游加法器64的一个输入且转发到加法器70的第二输入。加法器70从加法器60提供给量化器62的全值中减去来自量化器62的结果，以产生施加到数字滤波器72的差值(即，余数)。另一方面，下游加法器64将输入值的最高有效位添加到来自量化器62的经量化的值，优选地将总和维持为两位或三位值，并将此结果施加到动态元件匹配功能件66供以常规方式来减少失配，且接着供输出到FIR功能件42(图3)。
根据本发明的此实施例，数字滤波器72确定带通∑-Δ调制器40的频率响应，尤其是在带通特性中建立零值或凹口的过程中。根据本发明的此第一优选实施例，选择特性中的零值以根据操作标准而与接收频带对准。对于其中发射频率Ftx的实例为836MHz的CDMA2000的情况，接收频带以881MHz为中心，其比发射频率Ftx高出45MHz。可使用如下的噪声传递函数(NTF)由数字滤波器72来建构此带通特性的零值的对称布局NTF＝1+2β-2+z-4(3)其中将β定义为β=2cos(2πfcfs)2-1...(4)]]>其中fc是零值距中心频率fs(其为发射频率Ftx)的偏移量。在此实例中，偏移频率fc为45MHz。
图7a和7b说明本发明的第一优选实施例的此实例的性能，其中偏移频率fc为45MHz且中心频率fs为发射频率Ftx＝836MHz。在此实例中，选择偏移频率fc以对应于881MHz的接收中心频率Frx。如从图7a的模拟结果中明显可见，零值呈现于量化噪声的特性中，且在任一侧上与极点频率Ftx＝836 MHz均匀地间隔开45 MHz的偏移频率fc。图7b是图7a的特性在发射频率Ftx＝836MHz的高侧上的部分的放大视图，其根据需要说明接收中心Frx＝881MHz处的尖锐零值(sharp zero)。
根据本发明的优选实施例，还预期更复杂的噪声传递函数可用于达到对数字带通∑-Δ调制器40的特性的额外控制。在一些应用中，可能需要在特性中具有不对称零值，例如在发射频率Ftx的一侧上具有接收频带且在发射频率Ftx的用于另一服务的另一侧上具有例如GFS频带或类似频带的频带的无线电话手机中。数字带通∑-Δ调制器40中的数字滤波器72的用于界定不对称偏移频率fc1和fc2(其分别在发射频率Ftx的低侧和高侧上)的示范性NTF如下NTF＝z-4+2(sin fc1+sin fc2)z-3+2(1+2sin fc1sin fc2)z-2+2(sin fc1+sin fc2)z-1+1 (5)预期参考此说明书的所属领域的技术人员将容易能够推导替代的噪声传递函数，包括其特定应用所需的更复杂的函数。当然，数字滤波器72的额外复杂性可涉及效率和电路复杂性的额外成本，这应由设计者考虑。
如上文相对于图3所提到，FIR功能件42和MOS开关44优选组合成阵列43，用于产生具有粗略增益控制的RF输出信号。图8说明根据本发明的此优选实施例的阵列43的配置。如图8所示，数字带通∑-Δ调制器40将多位数字输出(其在此实例中为三个位那么宽)输出到阵列43。根据本发明的此实施例，经多位调制的输出的每一位通过分离的组合子阵列43A到43C个别地施加到FIR滤波器并驱动分离的MOS RF电源开关。当然，子阵列43j的数目将视来自数字带通∑-Δ调制器40的输出位的数目j而定。三个子阵列43A、43C的输出驱动输出线RF OUT，其施加到下游SAW滤波器22(图2)。
现参看图9，现将描述示范性子阵列43j的构造。预期子阵列43A到43C中的每一者均将类似地构造为图9的实例。在实现FIR数字滤波之后和在施加增益值之后，子阵列43j从数字带通∑-Δ调制器40接收一个输入位BITj，并响应于所述位而在线RF OUT上产生RF信号。
图9的输出驱动电路包括连接在电源电压VddHI与输出线RF OUT之间的电感负载76。漏极扩展MOS(DEMOS)晶体管780到78n(如下文将详细描述，FIR滤波器的每一分接头使用一个漏极扩展MOS晶体管)每一者的漏极均连接到输出线RF OUT，且每一者的栅极均由参考电压BIAS根据通过所述栅极的所需传导来偏置。每一DEMOS晶体管78均以阴地栅地级联(cascade)方式与短沟道n沟道MOS晶体管82连接，其中晶体管82的漏极连接到其相关联DEMOS晶体管78的源极，且晶体管82的源极接地。响应于用于FIR滤波器的分接头的输入位BITj，且在由相关联的增益控制区块80施加增益值之后，控制每一晶体管82的栅极。
图9说明用于FIR滤波器的每一分接头的单个DEMOS晶体管78和单个短沟道MOS晶体管82。如将从下文对增益控制区块80的描述中变得明显，DEMOS晶体管78与MOS晶体管82的每一阴地栅地级联对均优选对应于并联连接的多个阴地栅地级联对，其中由增益控制区块80个别地控制每一MOS晶体管82的栅极。下文将进一步详细描述此构造，将用于给定分接头的DEMOS晶体管78与MOS晶体管82的阴地栅地级联对和其相关联增益控制区块80看作功能区块79。然而，为了更加清楚地解释本发明优选实施例的优点，图9的更高级别的说明内容说明每一FIR分接头仅对应单个阴地栅地级联对。
如此项技术中已知，漏极扩展MOS(DEMOS)晶体管包括设置在沟道区域与较高掺杂的漏极触点之间的稍轻度掺杂的漂移区域作为晶体管的漏极的一部分。所述漂移区可位于栅电极和栅极电介质之下，或在一些情况下还可位于场电介质结构之下。此漂移区或“漏极扩展”提升了设备的反向击穿电压。因此，DEMOS设备与根据同一几何形状构造但没有漏极扩展的设备相比，能够以高得多的漏极到源极电压可靠地操作。随着近年来MOS和CMOS设备已按比例缩小到极小的几何形状，DEMOS晶体管已变得尤其重要。
DEMOS晶体管78与相关联短沟道MOS晶体管82的阴地栅地级联连接在驱动输出RF信号的过程中提供重要优点，且能够将FIR滤波器功能件42与MOS开关44组合成彼此相同的集成电路，且具有上文所述的数字发射器20的其它数字功能。电源电压VddHI可显著高于用于设备的高速核心逻辑的电源电压，这对于来自功率MOS设备的RF输出是典型的。就此高电压出现在输出线RF OUT处来说，假定偏压BIAS选择适当，此电压降的大部分可越过DEMOS晶体管78(而不是越过其相关联短沟道晶体管80)。如上文所述，DEMOS晶体管78的击穿电压比短沟道晶体管80的击穿电压高得多，且由此可承受此电压降落，并提供所需的高RF功率。因此每一DEMOS晶体管78均屏蔽其相关联短沟道晶体管82使它免受输出线RF OUT处的高输出电压。
另一方面，DEMOS晶体管78不太适于快速开关，尤其是在RF通信所需的开关时间。根据本发明的此实施例，这尤其真实，其中数字带通∑-Δ调制器40以过取样的取样频率Fs操作，在此实例中，所述过取样的取样频率Fs是发射频率Ftx的四倍。然而，短沟道MOS晶体管82可以这些频率来迅速开关。由此，MOS晶体管82响应于输入位BITj和FIR滤波而实现子阵列43j中每一阴地栅地级联驱动器的开关。
此阴地栅地级联配置还提供额外优点。如上文所提到，MOS晶体管82以较高的开关速率操作。DEMOS设备78防止由于此快速开关而导致的伪数字行为出现在输出线RF OUT处。另外，参考电压BIAS对DEMOS设备78的偏置提供用于MOS晶体管82的操作的稳定偏置点，从而进一步确保MOS晶体管82的极好开关性能。
如从图9中明显可见，在子阵列43j中提供多个阴地栅地级联晶体管对78、82。根据本发明的优选实施例，每一阴地栅地级联对均对应于有限脉冲响应(FIR)滤波器的一分接头，从而实现FIR滤波器功能件42(图3)。如上文所论述，数字发射器20在一发射频带内操作，且优选避免其它频带(例如接收频带，和用于例如GPS、蓝牙通信等的其它服务的频带)。因此，FIR滤波器42优选为带通FIR滤波器，特性中具有优选与其它频带的频率对准的凹口或零值，通过这来使来自数字发射器20的干扰最小化。如此项技术中已知，通常通过每一分接头之间的二阶延迟以数字方式实现这种带通FIR滤波器。适于与本发明的优选实施例结合使用的七分接头FIR带通FIR滤波器变换函数H(z)的实例是H(z)＝1-z-2+z-4-z-6+z+z-8-z-10+z-12(6)当然，可替代地建构其它滤波器特性。此特定的特性是有利的，因为系数全部是统一的，不需要额外增益级或消除了合并用于增益控制区块80中每一分接头的不同增益因数的复杂性。
还应谨慎考虑FIR滤波器特性中的凹口可能随着发射频带内的不同“通道”被选择而移位的效应。举例来说，在蜂窝式频带中，可选择的不同通道可变化多达±50MHz(在取样频率Fs中)；通道发射频率的此最大差值可导致等式(6)的FIR特性中的凹口在GPS频带中移位约23MHz。预期参考此说明书的所属领域的技术人员将容易能够为每一特定应用选择适当的FIR滤波器特性。
如图9所示，通过延迟级841到84n的级联来合并FIR滤波器。在本发明的此实施例中，由于延迟级是成对建构的(即，在变换函数H(z)中，z的所有幂均为2的倍数)，所以每一延迟级84插入两个取样周期的延迟(即，项z-2)。在此实例中，在输入位BITj的当前状态处于取样时间t的情况下，第一延迟级841的输出对应于来自先前两个样本的输入位BITj(t-2)。将第一延迟级841的输出施加到对应增益控制区块801的输入。另外，还将第一延迟级841的输出施加到延迟级842的输入，使得延迟级842的输出为BITj(t-4)，或在当前输入位BITj(t)之前四个样本。类似地，将延迟级842的输出施加到其对应增益控制区块802的输入，并依次施加到下一延迟级的输入，等等。因此，施加到增益控制区块80n的输入的最末延迟级84n的输出为BITj(t-2n)。可在增益控制区块80内实现FIR传递特性的特定系数；或者，尤其对于仅涉及统一系数的传递特性来说，可将适合于滤波器的反相器插入增益控制区块80内或与所述增益控制区块80串联。
现参看图10，现将描述作为图9的示范性功能区块79j的一部分的根据本发明优选实施例的示范性增益控制区块80的构造。如上文所提到，增益控制区块80对将要在线RF OUT上输出的信号实现粗略增益控制。在本发明的这些实施例中，预期由控制器41(图3)，或者数字发射器20或系统体现发射器20内的另一数字功能件产生的数字增益控制字将产生适当的控制字。此增益控制可为预先编程的值，或者可为基于当前遇到的特定通信通道条件的经计算出的值。
在图10中所说明的增益控制区块80j的示范性实施例中，可以6dB步长来施加18dB范围内的增益。在此实施方案中，提供四个DEMOS晶体管78ja到78jd(共同对应于图9的DEMOS晶体管78中的一者)，其每一者的漏极均连接到线RF OUT且每一者的栅极均由参考电压BIAS来偏置。因此，在此实例中，提供四个短沟道n沟道MOS晶体管82ja到82jd(共同对应于图9的MOS晶体管82中的一者)，其每一者的漏极均连接到DEMOS晶体管78ja到78jd中的对应一者，且每一者的源极均接地。根据本发明的此实施例，MOS晶体管82ja到82jd具有不同的驱动能力(例如，对于给定共用沟道长度具有不同的沟道宽度)，其中此不同的驱动优选为经二进制加权。在此实例中，最大的MOS晶体管82jd的驱动能力是两个最小MOS晶体管82ja、82jb中的一者的驱动能力的四倍。MOS晶体管82jc的驱动能力是最小MOS晶体管82ja(或82jb)的驱动能力的两倍。
MOS晶体管82ja到82jd中的每一者的栅极由与门86a到86d中的对应一者的输出来驱动。每一与门86a到86d均接收输入位FIR_BIT以在一个输入处控制区块80j。在控制区块800的情况下，输入位FIR_BIT对应于来自带通∑-Δ调制器40的输入位BITj；在控制区块801到80n的情况下，视情况而定，输入位FIR_BIT对应于相关联延迟级841到84n的输出。在此实例中，与门86a到86d中的每一者的另一输入接收增益控制字G的一个位。在此实例中，其中与门86d驱动最大的MOS晶体管82jd，与门86d接收最高有效增益控制位G<4>。与门86c接收次最高有效增益控制位G<3>，且与门86a、86b分别接收最低有效增益控制位G<1>、G<2>(其具有相等权数)。以此方式，增益控制字G确定启用MOS晶体管82ja到82jd中的哪一者，因为增益控制字G的位中的任一者上的“0”等级将禁用MOS晶体管82ja到82jd中的其一相关联者。
根据本发明的此优选实施例，由增益控制区块80j施加的增益值对应于MOS晶体管82ja到82jd为输入位FIR_BIT的“1”等级提供的驱动量。如果启用MOS晶体管82ja或82jb中的任一者，就产生最小增益(0dB)。如果启用MOS晶体管82jc，那么晶体管82ja(或82jb)的驱动的两倍可用，从而提供+6dB的增益。如果启用MOS晶体管82jd，那么晶体管82j的驱动的四倍可用，从而提供+12dB的增益，等等。当然，零增益状态(MOS晶体管82ja到82jd均未启用)是不允许的。在此实例中，与控制字G的可用值相关联的输出增益是
当然，增益控制字G的位的其它组合可用于达到各种增益等级。举例来说，增益控制字0111将启用MOS晶体管82ja到82jc，从而提供单个MOS晶体管82ja的增益的四倍，且因此提供+12dB的增益。
结合本发明相已经观察到，即使增益控制区块80中的各个晶体管之间以及MOS晶体管82与DEMOS晶体管78之间出现微小的失配也可提供实质增益误差。相信在低增益等级(例如0dB增益)下，这种情况是尤其真实的。因此，根据本发明的优选实施例，控制器41优选地在增益控制字的等效值之间高频振动或旋转，使得设备失配的效应最小化。举例来说，在0dB增益状态下，增益控制字G的值优选(例如)以Fs/2的速率在0001与0010之间交替，以减少设备失配的效应。类似的高频振动或旋转还可施加在其它增益控制字等效值(例如1000和0111)之间。通过使用此技术，大大减少了数字发射器20对设备失配的敏感性。举例来说，对于多达6％的设备失配，可达到0.25dB的最大增益误差。
返回参看图8和9，子阵列43A到43C中的每一者的输出以此方式组合以便以是发射速率Ftx四倍的取样速率Fs在线RF OUT上产生输出信号。如图2所示，线RF OUT上的此输出接着准备施加到SAW滤波器22，用于最终施加到功率放大器24以通过天线A发射。
如从前面的描述内容中明显可见，根据本发明的此实施例，提供实质优点。本发明允许数字发射器20的全数字式实现，包括MOS电源开关的集成。这消除了模拟电路的大部分，且实际上消除了先前需要被建构为双极或BiCMOS设备的电路的大部分。这使得RF数字发射器能够以CMOS技术来建构，且能够与数字基带电路的按比例缩放一起按比例缩放。现代通信设备(例如无线电话手机)中所涉及的电路中的大多数现将能够利用CMOS制造技术中的持续进步。
另外，根据本发明的此第一优选实施例，发射器的频率特性可以数字方式设计以进一步最小化接收频带中以及系统可能需要使用的其它频带中所产生的噪声。举例来说，通过模拟已经观察到，根据本发明的此第一优选实施例，此发射器的数字实现已将接收频带中的噪声减少到与-190 dBc/Hz一样低，其大大低于接收频带噪声的当前目标。另外，此数字发射器的带通操作的数字实现允许调整带通特性中的凹口，从而提供发射器操作的巨大灵活性。
另外，以不需要校准常规发射器系统中所需的模拟AGC功能件的方式，在根据本发明的此优选实施例的数字发射器中建构增益控制。这大大改进了发射器系统的制造和实施效率，并改进了发射器系统的增益精度。
现参看图11，现将描述根据本发明第二优选实施例的数字发射器的数字上变频器电路。此数字上变频器电路允许在所谓“高频带”应用中使用本发明的数字发射器结构，所述高频带例如为数字PCS频带、WCDMA频带和EDGE高频带，其中发射频率Ftx约为1.8GHz或更高。如果根据本发明第一优选实施例的电路用于这种高频带实施，那么恐怕功率耗散可能会过量，也许会超过目前CMOS技术的能力。
根据本发明的此第二优选实施例，通过使用稍高取样频率Fs＝(8/3)Ftx且通过合并数字上变频的两个级来达到此高频带操作。如图11所示，蜂窝式信号处理功能件35被像先前那样提供，且由此包括串行到并行转换、数字脉冲整形滤波器的应用、数字增益的施加、额外滤波(CIC、FIR等)和取样速率转换。在此实例中，由蜂窝式信号处理功能件35施加的取样速率转换以Fs/8或Ftx/3的取样速率将引入的数字基带信号DBB转换成并行的同相和正交相分量。
根据本发明的此第二优选实施例，由混频器90I、90Q分别以数字方式对同相和正交相分量中的每一者进行上变频。混频器90I以是引入频率Fs/8的四倍的频率Fs/2施加余弦波形(即，数字值1、0、-1、0)。类似地，混频器90Q对正交相分量施加正弦波形(即，数字值0、1、0、-1)。如上文相对于本发明第一优选实施例所描述，视情况而定，混频器的输入处的每一样本均因此接收混合余弦或正弦波的一完整周期。在加法器92处将所得正交分量相加，获得处于频率Fs/2的一系列样本。
上变频器功能件94(例如)通过简单地重复每一样本值来对加法器92的输出进行上变频。接着将经上变频的输出施加到混频器96，混频器96对同样处于频率Fs/2的另一正弦波(在此情况下为正弦波形；0、1、0、-1)进行混频。来自混频器96的所得输出因此处于取样频率Fs，并施加到数字带通∑-Δ调制器40以供同样以此取样频率Fs＝(8/3)Ftx来调制。如上文所述，FIR滤波器功能件42也以此频率操作。就呈现差频分量(即，产生于混频器90、96处)来说，将通过带通∑-Δ调制器40的操作来去除这些差频分量。
当然，根据本发明的此优选实施例的带通∑-Δ调制器40所利用的噪声传递函数NTF将不同于上文对于较低频带情况而描述的噪声传递函数NTF。另外，预期还将根据先前所述来修改由FIR功能件42施加的滤波传递函数H(z)。然而，预期参考此描述内容的所属领域的技术人员将容易能够推导适当的传递函数。
因此，根据本发明的此第二优选实施例，甚至高频带数字蜂窝式发射也能由以仍然合理的频率(大约5GHz的Fs)操作的数字发射器来处理。因此，甚至对于高频带操作，且通过可容易由目前CMOS技术来实现且因此可利用此技术的可按比例缩放性的电路，也能获得本发明的益处。
图12说明同样针对高频带(WCDMA、PCS等等)通信的数字发射的本发明的第三优选实施例。图12中使用相同的参考数字来指代与图11中的本发明实施例中所呈现的元件相同的元件。图12的方法不同于根据本发明第二优选实施例的图11的方法，因为∑-Δ调制是以较低频率执行。
根据本发明的此第三优选实施例，以来自加法器92的组合输出上的较低频率(即，Fs/2)来操作带通∑-Δ调制器40′。除了可能将根据上文所述来修改噪声传递函数(NTF)之外，带通∑-Δ调制器40′的操作与上文所述相同。接着带通∑-Δ调制器40′的输出由上变频器功能件94进行上变频，且接着施加到混频器96以使信号升高到频率Fs。在此时，以频率Fs操作的FIR功能件42接着施加适当的FIR传递函数并以上文所述的方式来驱动MOS开关44。
因此，本发明的这些第二和第三优选实施例说明对于高频带发射操作来说，以使电路能够进行CMOS实施的方式，同样可获得本发明的重要益处，尤其是在允许RF发射器的全数字式实施方面。此外，如上文所述，根据本发明所有这些实施例的数字式实施预期会获得极好的噪声频带性能，其允许减少例如SAW滤波器的昂贵组件，且还减少对接收频带电路和用于其它服务的电路的限制。
因此，根据本发明，预期以此方式有利地实现数字发射器的能力将以较低成本和改进的性能与保真度在例如无线电话手机的系统中获得改进的功能性。参考本说明书的所属领域的技术人员将明了本发明的这些和其它优点。
虽然已根据本发明的优选实施例描述了本发明，但当然预期参考本说明书及其附图的所属领域的技术人员将明了对这些实施例的修改和替代，这些修改和替代获得本发明的优点和益处。
权利要求
1.一种数字发射器电路，其包含信号处理电路，其用于处理一数字基带输入信号；一第一数字上变频器功能件，其用于将所述经处理的数字基带输入信号上变频为一中间频率；一数字带通∑-Δ调制器，其用于以一至少与所述中间频率一样高的取样频率来调制所述经上变频的信号；一数字有限脉冲响应滤波器，其用于对所述经调制的上变频信号进行滤波；和一电源开关设备阵列，其用于响应于经滤波调制的上变频信号而产生一RF信号。
2.根据权利要求1所述的电路，其中所述第一数字上变频器功能件对所述经处理的数字基带输入信号的一同相分量进行上变频；且所述电路进一步包含一第二数字上变频器功能件，其用于将所述经处理的数字基带输入信号的一正交相分量上变频为一中间取样频率；和一加法器，其用于组合经上变频的同相与正交相分量；且其中所述数字带通∑-Δ调制器对一对应于所述经组合的上变频的同相与正交相分量的信号进行调制。
3.根据权利要求2所述的电路，其中所述中间取样频率等于所述数字带通∑-Δ调制器的所述取样频率。
4.根据权利要求3所述的电路，其中所述数字有限脉冲响应滤波器以所述数字带通∑-Δ调制器的所述取样频率对所述经调制的上变频的信号进行滤波。
5.根据权利要求2所述的电路，其中所述中间取样频率小于所述数字带通∑-Δ调制器的所述取样频率；且所述电路进一步包含一上变频器功能件，其用于对所述经组合的上变频同相与正交相分量进行上变频；和一混频器，其具有一耦合到所述数字带通∑-Δ调制器的输出，所述混频器用于对所述上变频器功能件的输出与一正弦波进行混频从而以所述数字带通∑-Δ调制器的所述取样频率来产生一信号。
6.根据权利要求2所述的电路，其中所述数字带通∑-Δ调制器具有一耦合到所述加法器的输出的输入；且所述电路进一步包含一上变频器功能件，其用于对来自所述数字带通∑-Δ调制器的所述经调制的信号进行上变频；和一混频器，其具有一耦合到所述数字带通∑-Δ调制器的输出，所述混频器用于对所述上变频器功能件的所述输出与一正弦波进行混频从而以一比所述数字带通∑-Δ调制器的所述取样频率高的频率来产生一信号。
7.根据权利要求1所述的电路，其中所述第一数字上变频器功能件包含一多路复用器，所述多路复用器具有一接收所述经处理的数字基带输入信号的第一输入；具有一接收所述经处理的数字基带输入信号的一逻辑补数的第二输入；具有一接收一“0”数字值的第三输入；且具有一用于以所述中间频率来接收一选择信号序列的控制输入，所述选择信号序列控制所述多路复用器以根据一正弦图案在所述多路复用器的输入之间进行选择。
8.根据权利要求1所述的电路，其中所述数字带通∑-Δ调制器包含一第一加法器，其用于产生一数字输入值与一反馈值之间的一差值；一量化器，其用于量化来自所述第一加法器的所述差值；一第二加法器，其用于将所述经量化的差值添加到所述数字输入值并产生一经调制的输出；一反馈加法器，其用于产生所述差值与所述经量化的差值之间的一反馈差；和一数字滤波器功能件，其用于对所述反馈差值施加一噪声传递函数以产生所述反馈值。
9.根据权利要求8所述的电路，其中所述数字带通∑-Δ调制器的所述取样频率对应于所述数字发射器电路的一发射频率的一倍数；且其中所述噪声传递函数具有一以一对应于所述发射频率的频率为中心的选定带通特性，且具有至少一个对应于一所需抑制频率的凹口。
10.根据权利要求9所述的电路，其中所述噪声传递函数具有与所述中心频率对称地间隔开的第一和第二凹口。
11.根据权利要求9所述的电路，其中所述噪声传递函数具有与所述中心频率不对称地间隔开的第一和第二凹口。
12.根据权利要求1所述的电路，其中将所述数字有限脉冲响应滤波器与电源开关设备阵列组合成复数个子阵列，所述复数个子阵列中的每一者均与所述经调制的上变频的信号的一个位相关联。
13.根据权利要求12所述的电路，其中所述复数个子阵列中的每一者均包含一延迟级序列；复数个功率晶体管，其每一者均具有一在一第一侧上连接到一输出节点的源极-漏极路径，且具有一被偏置到一偏压的栅电极；和复数个开关晶体管，其每一者均与所述复数个功率晶体管中的一者相关联，具有一连接在其相关联功率晶体管的所述源极-漏极路径的一第二侧与一参考电压之间的源极-漏极路径，且具有一耦合到所述延迟级序列中的一选定延迟级的一输出的栅电极。
14.根据权利要求13所述的电路，其中所述复数个子阵列中的每一者均进一步包含复数个增益控制区块，所述复数个增益控制区块中的每一者均耦合在所述延迟级序列中的一选定延迟级的所述输出与所述复数个开关晶体管中的一相关联开关晶体管的一栅电极之间。
15.根据权利要求14所述的电路，其中所述复数个功率晶体管配置成群组，每一群组均与所述延迟级序列的所述选定延迟级中的一者相关联；其中所述复数个开关晶体管配置成群组，每一群组均与所述延迟级序列的所述选定延迟级中的一者相关联，且一群组中的所述复数个开关晶体管中的每一者均与其相关联群组中的所述复数个功率晶体管中的一者相关联。
16.根据权利要求15所述的电路，其中所述增益控制区块中的每一者均与由所述复数个功率晶体管配置成的所述群组中的一个群组和其由所述复数个开关晶体管配置成的相关联群组相关联；且其中每一增益控制区块均包含复数个逻辑功能件，所述复数个逻辑功能件中的每一者均用于对一增益控制字的一位与所述延迟级序列中的所述选定延迟级的所述输出处所呈现的一逻辑状态进行组合，且具有一耦合到由所述复数个开关晶体管配置成的所述群组中的一个开关晶体管的栅极的输出。
17.根据权利要求16所述的电路，其中每一由所述复数个开关晶体管配置成的群组均包含具有不同驱动的开关晶体管；其中所述群组中的所述开关晶体管中的具有一最高驱动的一者与所述增益控制字的一最高有效位相关联。
18.根据权利要求17所述的电路，其中每一由所述复数个开关晶体管配置成的群组内的多个组合均提供等效驱动；且所述电路进一步包含一控制器，所述控制器用于在所述多个组合之间施加所述增益控制字的交替值。
19.根据权利要求17所述的电路，其中每一由所述复数个开关晶体管配置成的群组内的所述开关晶体管中的第一和第二开关晶体管对应于最小驱动；且所述电路进一步包含一控制器，所述控制器用于施加所述增益控制字的交替值，以在所述开关晶体管的所述第一与第二开关晶体管之间进行选择。
20.一种以一取样频率操作的数字带通∑-Δ调制器，其包含一第一加法器，其用于产生一以所述取样频率呈现的数字输入值与一反馈值之间的一差值；一量化器，其用于量化来自所述第一加法器的所述差值；一第二加法器，其用于将所述经量化的差值添加到所述数字输入值并产生一经调制的输出；一反馈加法器，其用于产生所述差值与所述经量化的差值之间的一反馈差；和一数字滤波器功能件，其用于对所述反馈差值施加一噪声传递函数，以产生所述反馈值。
21.根据权利要求20所述的数字带通∑-Δ调制器，其中所述取样频率对应于一发射频率的一倍数；且其中所述噪声传递函数具有一以一对应于所述发射频率的频率为中心的选定带通特性，且具有对应于一所需抑制频率的至少一个凹口。
22.根据权利要求21所述的数字带通∑-Δ调制器，其中所述噪声传递函数具有与所述中心频率对称地间隔开的第一和第二凹口。
23.根据权利要求21所述的数字带通∑-Δ调制器，其中所述噪声传递函数具有与所述中心频率不对称地间隔开的第一和第二凹口。
24.一种用于施加一数字有限脉冲响应滤波且用于响应于一多位输入信号而产生一输出信号的电路，所述电路包含复数个子阵列，所述复数个子阵列中的每一者均与所述输入信号的一个位相关联，所述复数个子阵列中的每一者均包含一延迟级序列；复数个功率晶体管，其每一者均具有一在一第一侧上连接到一输出节点的源极-漏极路径，且具有一被偏置到一偏压的栅电极；和复数个开关晶体管，其每一者均与所述复数个功率晶体管中的一者相关联，具有一连接在其相关联功率晶体管的所述源极-漏极路径的一第二侧与一参考电压之间的源极-漏极路径，且具有一耦合到所述延迟级序列中的一选定延迟级的一输出的栅电极。
25.根据权利要求24所述的电路，其中所述复数个子阵列中的每一者均进一步包含复数个增益控制区块，所述复数个增益控制区块中的每一者均耦合在所述延迟级序列中的一选定延迟级的所述输出与所述复数个开关晶体管中的一相关联开关晶体管的一栅电极之间。
26.根据权利要求25所述的电路，其中所述复数个功率晶体管配置成群组，每一群组均与所述延迟级序列的所述选定延迟级中的一者相关联；其中所述复数个开关晶体管配置成群组，每一群组均与所述延迟级序列的所述选定延迟级中的一者相关联，且一群组中的所述复数个开关晶体管中的每一者均与其相关联群组中的所述复数个功率晶体管中的一者相关联。
27.根据权利要求26所述的电路，其中所述增益控制区块中的每一者均与由所述复数个功率晶体管配置成的所述群组中的一个群组和其由所述复数个开关晶体管配置成的相关联群组相关联；且其中每一增益控制区块均包含复数个逻辑功能件，所述复数个逻辑功能件中的每一者均用于对一增益控制字的一位与所述延迟级序列中的所述选定延迟级的所述输出处呈现的一逻辑状态进行组合，且具有一耦合到由所述复数个开关晶体管配置成的所述群组中的一个开关晶体管的栅极的输出。
28.根据权利要求29所述的电路，其中每一由所述复数个开关晶体管配置成的群组均包含具有不同驱动的开关晶体管；其中所述群组中的所述开关晶体管中的具有一最高驱动的一者与所述增益控制字的一最高有效位相关联。
29.根据权利要求28所述的电路，其中每一由所述复数个开关晶体管配置成的群组内的多个组合提供等效驱动；且所述电路进一步包含一控制器，所述控制器用于在所述多个组合之间施加所述增益控制字的交替值。
30.根据权利要求28所述的电路，其中每一由所述复数个开关晶体管配置成的群组内的所述开关晶体管的第一和第二开关晶体管对应于最小驱动；且所述电路进一步包含一控制器，所述控制器用于施加所述增益控制字的交替值，以在所述开关晶体管的所述第一与第二开关晶体管之间进行选择。
31.根据权利要求24所述的电路，其中所述复数个功率晶体管中的每一者均包含一漏极扩展MOS晶体管。
全文摘要
本发明揭示一种数字发射器(20)，其可有利地用于高频收发器，例如无线电话手机。发射器(20)包括数字上变频器功能件(36I、36Q)，所述数字上变频器功能件(36I、36Q)与数字带通∑－△调制器(40)组合操作以便以一取样频率产生经调制的数字信号，所述取样频率为发射频率的倍数。所述数字带通∑－△调制器(40)在一反馈滤波器中施加一噪声传递函数，其中通带的中心对应于所述发射频率，且其中可对称地或不对称地选择特性中的凹口以对应于诸如接收频带频率等特定频率，在所述特定频率中发射噪声将被最小化。本发明还揭示一种组合的FIR数字滤波器(42)与MOS电源开关阵列(44)，其中漏极扩展MOS功率晶体管和开关晶体管的阴地栅地级联配置提供施加有粗略增益控制的输出RF信号。
文档编号H04L27/12GK1957575SQ200580016693
公开日2007年5月2日 申请日期2005年5月23日 优先权日2004年5月28日
发明者阿卜杜勒拉蒂夫·贝勒瓦尔, 保罗－艾默里克·方丹 申请人:德州仪器公司