专利名称：恢复低阶同步解映射支路的方法和设备的制作方法
技术领域：
本发明通常涉及数据传输领域。更特别地，本发明涉及一种恢复低阶同步，从高阶同步帧到低阶同步帧解映射支路(tributary)的方法和设备。此外，本发明涉及包含这种设备的网络节点。
背景技术：
在同步传输网络中，由同步帧传输作为支路信号(或简称“支路”)的数据，其通过网络参考时钟同步。
通常以同步系列来安排同步帧。同步系列不同层的帧可以传输支路。
在接收之前，通常从帧中解映射(即提取)由某个层的同步帧传输的异步或准同步支路。通常由被称为“解映射器”(或“解同步器”)的设备执行上述解映射。
解映射器的特定应用是将支路从某个系列层的帧解映射到较低系列层的帧，也就是说，从某个系列层的帧中提取支路并且将它插入到较低系列层的帧中。
在下面的说明中，为了简单起见，将会参考典型的两层同步系列将该较低层的帧称为“低阶帧”，而将该较高层的帧称为“高阶帧”。尽管如此，本发明适用于任何同步系列，包含任何数量的层(例如Sonet、SDH等等)。
除支路之外，同步帧(或高阶同步帧或低阶同步帧)可以包含冗余位。通常，使用这样的冗余位以实现诸如FEC(前向纠错)技术的纠错技术。帧中冗余位的数目和位置通常被标准化。另外，在相同同步系列的高阶帧和低阶帧中冗余位的数目和位置通常是不同的。
当从高阶帧到低阶帧解映射支路时，移除高阶帧的可能的冗余位，并且仅将支路字插入到低阶帧中。在映射之后，计算新的冗余位并插入到低阶帧中。
同步帧通常包含帧对准字。通常在帧的相同预定位置放置连续帧的帧对准字(即，由帧周期隔开连续帧的帧对准字)。例如，在预定位置处高阶帧通常包含高阶帧对准字。此外，上述高阶帧包含支路和冗余位，其中支路进一步包含低阶帧对准字。在高阶帧的任何位置处安置上述低阶帧对准字。
当从高阶帧到低阶帧解映射支路时，为了正常操作，解映射器必须能在低阶帧中插入支路以便连续低阶帧的低阶帧对准字放置在低阶帧的预定位置。换句话说，解映射器必须正常地恢复低阶同步。
在下面的说明中，为了简单起见，将低阶帧对准字简短地称为“对准字”。
典型地，接收高阶帧的解映射器以某种写入速率在存储器中写入支路字(包括对准字)。然后，以某种读出速率从存储器中读出支路字(包括对准字)。
在已知的解映射器中，为了识别对准字，通过各自的对准位标记每个被写入到存储器中的支路字是公知的。例如，对于对准字上述对准位可以是1，而对于其余支路字是0。因此，当读出时，对准位允许识别对准字，以便可以将它插入到低阶帧的预定位置。
在已知的解映射器中，由写计数器给出每个支路字的写地址，所述写计数器在每次将支路字写入到存储器中时递增。同样地，在上述已知的解映射器中，由读计数器给出每个支路字的读地址，所述读计数器在每次从存储器中读出支路字时递增。因此，当从高阶帧中提取冗余位时保持写计数器固定，而当将冗余位插入到低阶帧中时保持读计数器固定。
2005年7月8日提交的意大利专利申请MI2005A001286，公开了一种包含主写计数器和主读计数器的解映射器。在高阶帧的每个时钟周期，使主写计数器增加第一值，而在低阶帧的每个时钟周期，使主读计数器增加第二值。根据主写计数器和主读计数器计算用于估计调整(justification)的相位误差。此外，根据MI2005A001286，解映射器包含从写计数器和从读计数器。在预定写同步时钟周期，使从写计数器与主写计数器同步，并且在支路字被写入到存储器的高阶帧的每个时钟周期，增加从写计数器。同样地，在预定读同步时钟周期，使从读计数器与主读计数器同步，并且在从存储器中读出支路字的低阶帧的每个时钟周期，增加从读计数器。根据MI2005A001286，分别根据从写计数器和从读计数器管理写和读操作。
发明内容
概括地说，本发明的目的是提供一种由MI2005A001286所公开类型的解映射器，其适于从高阶帧到低阶帧解映射支路，该解映射器能够恢复低阶同步，也就是说，能够在低阶帧的序列中插入支路以便在低阶帧的相同预定位置放置连续低阶帧的对准字。
该目的和其他目的是通过根据权利要求1的解映射的方法、根据权利要求13的解映射器以及根据权利要求16的网络节点实现的。在各个从属权利要求中阐明了进一步的有利特征。
根据第一方面，本发明提供一种从第一帧到第二帧解映射支路的方法，所述第一帧包含多个支路字和用于同步第二帧的同步字。该方法包含提供第一计数器和第二计数器；在第二帧的每个时钟周期，使第一计数器增加第一值；以及，根据第二计数器执行读操作。该进一步包含根据同步字产生同步信息；根据同步信息，执行在第一状态和第二状态间的状态改变，其中，在第一状态中，在第二帧的每个时钟周期使第二计数器与第一计数器同步，并且在第二状态中，在第二帧的预定时刻使第二计数器与第一计数器同步，并且在执行读操作的第二帧的每个时钟周期，使第二计数器增加第二值。
根据第二方面，本发明提供一种用于从第一帧到第二帧解映射支路的解映射器，第一帧包含多个支路字和用于同步第二帧的同步字，该解映射器包含第一寄存器，用于产生第一计数器，所述第一计数器适于在第二帧的每个时钟周期被增加第一值；以及，第二寄存器，用于产生第二计数器，所述第二计数器适于管理读操作。该解映射器进一步包含状态控制模块，用于根据同步字产生同步信息；以及，根据同步信息执行在第一状态和第二状态间的状态改变，其中在第一状态中，在第二帧的每个时钟周期使第二计数器与第一计数器同步，并且在第二状态中，在第二帧的预定时刻使第二计数器与第一计数器同步并且在执行读操作的第二帧的每个时钟周期，使第二计数器增加第二值。
根据第三方面，本发明提供了一种包含如上所述解映射器的电信网的网络节点。
参照附图，通过阅读以下通过举例方式给出的并非限制性的详细说明，本发明将会变得更清楚，其中-图1示意性地示出在MI2005A001286中公开的解映射器；-图2a和2b分别示意性地示出由图1中解映射器执行的写和读操作；-图3示意性地示出了根据本发明的实施例的解映射器；-图4示意性地示出根据本发明实施例的在同步搜索状态中解映射的方法；-图5示意性地示出根据本发明实施例的在过渡状态中解映射的方法；-图6示意性地示出根据本发明实施例的在稳定状态中解映射的方法；以及-图7a和7b示意性地示出根据本发明的实施例，用于分别从同步搜索状态转换到稳定状态以及从稳定状态转换到同步搜索状态的流程图。
具体实施例方式
图1示意性地示出了根据MI2005A001286的解映射器，其适于从高阶帧HF到低阶帧LF解映射支路。
解映射器DEMAP包含弹性存储器M，例如RAM，用于存储D字，每个字包含W位，其中位(通常或第一位或最后一位)是上面提到的对准位。因此，总存储量是D×W，D是行数并且W是列数。
在存储器M的输入端，设置支路提取模块TE用于从高阶帧中提取支路；上述模块TE适于从高阶帧HF处移除冗余位。然后模块TE将支路字写入到存储器M中。
在存储器M的输入端更进一步提供对准器(aligner)A，其与模块TE级联。对准器A适于查找对准字并为每个存储行，即为每个被存储的支路字，向存储器M中写入对准位。由于对准位，可以正确地将支路插入到低阶帧LF中，这在下面会更详细地显示。
图1中的解映射器DEMAP进一步包含寄存器WCNT_M，其大小为d+dw，其中d＝log2(D)并且dw＝log2(W)。寄存器WCNT_M适于从模块TE接收写同步信号SYNCW，并产生d+dw位的主写计数器wcnt_m。
解映射器DEMAP进一步包含寄存器WCNT_S，其大小为d。寄存器WCNT_S适于从模块TE接收写同步信号SYNCW和写使能信号ENW。它进一步适于从寄存器WCNT_M接收信息，下文中还将说明。寄存器WCNT_S适于计算d位的从写计数器wcnt_s，并且向存储器M提供上述的计数器作为写地址。
通过支路时钟tr_cl使模块TE、寄存器WCNT_S和寄存器WCNT_M同步，所述支路时钟tr_cl隐含在由高阶帧HF传输的支路中。
在存储器M的输出端，设置帧生成模块FGL用于产生低阶帧，该模块适于从存储器M读出支路字并将它们插入到低阶帧LF中。
图1中的解映射器DEMAP进一步包含寄存器RCNT_M，其大小为d+dw。寄存器RCNT_M适于从模块FGL接收读同步信号SYNCR，并产生d+dw位的主读计数器rcnt_m。
解映射器DEMAP进一步包含寄存器RCNT_S，其大小为d。寄存器RCNT_S适于从模块FGL接收读同步信号SYNCR和读使能信号ENR。此外，它适于从寄存器RCNT_M接收信息，这将在下文中详细说明。寄存器RCNT_S适于计算d位的从读计数器rcnt_s，并向存储器M提供该计数器作为读地址。
寄存器WCNT_M和寄存器RCNT_M与其他模块连接，这样的模块因与本说明无关下文中不对其进行描述。所述其他模块实质上适于根据主写计数器wcnt_m和主读计数器rcnt_m的值执行时钟恢复功能，并且概括地在图1中标记为CR。
然后使用恢复时钟rec_cl以同步模块FGL、寄存器RCNT_M和寄存器RCNT_S。
通过参考图2a和2b，现在将详细描述图1中解映射器DEMAP的操作。
解映射器DEMAP开始接收高阶帧HF的序列。当模块TE和对准器A提取冗余位并将支路字写入到存储器M中时(每个支路字与各自的对准位相关)，在每个时钟周期tr_cl主写计数器wcnt_m被增加一个值，以便在高阶帧周期中，主写计数器wcnt_m计入与包含在高阶帧HF中支路位的数目相等的数目。在图2a中，mw指示包含在高阶帧周期中时钟周期的数目。因此，如果高阶帧HF包含mw字，其中yw是冗余字，计数器wcnt_m，在mw时钟周期中，计入(mw-yw)*W位。
同样地，当模块FGL从存储器M读出支路字并插入冗余位时，在每个时钟周期rec_cl，主读计数器rcnt_m被增加了一个值，以便在低阶帧周期中，主读计数器rcnt_m计入与包含在低阶帧LF中支路位的数目相等的数目。在图2b中，mr指示包含在低阶帧周期中时钟周期的数目。因此，如果低阶帧LF包含mr字，其中yr是冗余字，计数器rcnt_m，在mr时钟周期中，计入(mr-yr)*W位。
在图2a和2b中，通过举例而非限制的方式，假设mw和mr两者都等于14，并且yw和yr两者都等于4。因此，在各时钟tr_cl和rec_cl的14个时钟周期中，计数器wcnt_m和计数器rcont_m两者都在0和(mw-yw-1)*W＝(mr-yr-1)*W＝9*W之间计数。在图2a和2b中，进一步假定mw-yw和mr-yr两者都等于D，也就是说与存储器M中的行数相等。因此，wcnt_m和rcont_m是周期性的，并且周期等于mw＝mr＝14个时钟周期。
在图2a和2b中，为简单起见，不是示出wcnt_m和rcnt_m的实际值，而是示出以下两个计数器的值-wcnt_m*＝int(wcnt_m/W)and-rcnt_m*＝int(rcnt_m/W)，其中int(·)表示取整函数。
此外，为简单起见，以十进制形式示出上述值，而不是以二进制形式。因此，在图2a和2b中，在14个时钟周期中计数器wcnt_m*和计数器rcnt_m*两者都在0和9之间计数。
在图1的解映射器DEMAP中，模块TE产生写同步信号SYNCW(如图2a所示)，而模块FGL产生读同步信号SYNCR(如图2b所示)。如图2a和2b所示，上述信号是周期性的并且它们在每帧的单个预定时钟周期为高，其中每帧的单个预定时钟周期即分别在每个mw和mr时钟周期。
当信号SYNCW为高时，例如在时间tA，如图2a所示，从写计数器wcnt_s和主写计数器wcnt_m互相同步，即它们的值被设为相等。同步优选地包含以下两个操作-设置wcnt_m的dw较低有效位为零；以及-迫使wcnt_m的d最高有效位进入wcnt_s中(如在图2中通过垂直箭头所示)。
例如，图2a示出在tA计数器wcnt_m具有一值以致wcnt_m*等于8。在tA，设置wcnt_m的dw较低有效位为零(必须注意到这没有改变wcnt_m*的值，其依然等于8)，并且迫使值8进入从写计数器wcnt_s。
同样地，当信号SYNCR为高时，例如在时间tE，如图2b所示，从读计数器rcnt_s和主读计数器rcnt_m互相同步，即它们的值被设置为相等。同步优选地包含以下两个操作-设置rcnt_m的dw较低有效位为零；以及-迫使rcnt_m的d最高有效位进入rcnt_s(如图2b中通过垂直箭头所示)。
例如，图2b示出在tE计数器rcnt_m具有一值以致rcnt_m*等于3。在tE，设置rcnt_m的dw较低有效位为零(必须注意到这没有改变rcnt_m*的值，其依然等于3)，并且迫使值3进入从读计数器rcnt_s中。
如上所述，模块TE适于发送写使能信号ENW至寄存器WCNT_S。例如，当将支路字写入到存储器M中时，写使能信号ENW可能为高，而当从高阶帧HF中提取冗余位时它可能为低。图2a示出典型的写使能信号ENW。在tA和tB之间以及在tC和tD之间写使能信号ENW为高，而在tB和tC之间以及在tD和tA′之间它为低。这意味着在高阶帧HF中的冗余位不是连续的，但是它们被放置在tB和tC之间以及在tD和tA′之间。总地来说，它们持续yw＝4个时钟周期。
同样地，模块FGL适于向寄存器RCNT_S发送读使能信号ENR。例如，当从存储器M中读出支路字时上述读使能信号ENR可能为高，而当插入冗余位到低阶帧LF中时它可能为低。图2b示出典型的读使能信号ENR。在tE和tF之间读使能信号ENR为高，而在tF和tE′之间它为低。这意味着在低阶帧LF中的冗余位在tF和tE′之间是连续的。总地来说，它们持续yr＝4个时钟周期。
根据MI2005A001286，在每个时钟周期，从写计数器wcnt_s和从读计数器rcnt_s两者都被增加了一，其中各自的使能信号ENW和ENR为高。
因此，如图2a所示，在tA和tB之间，将支路字写入到存储器中，以致信号ENW为高，并且因此在每个时钟周期计数器wcnt_s被增加了一。在tB，当开始从高阶帧HF提取冗余位时，保持计数器wcnt_s固定为2。在tC，当重启写操作时，信号ENW再次为高，并且因此计数器wcnt_s在每个时钟周期被增加了一。在tD，当再次开始从高阶帧HF提取冗余位时，信号ENW再次为低，并且保持计数器wcnt_s固定为值7。
同样地，如图2b所示，在tE和tF之间，从存储器中读出支路字，以致信号ENR为高，并且因此在每个时钟周期计数器rcnt_s被增加了一。在tF，当开始将冗余位插入到低阶帧LF中时，保持计数器rcnt_s固定为2。
因此，两个计数器wcnt_s和rcnt_s，分别在mw和mr(即14)时钟周期中，在0和(mw-yw-1)＝(mr-yr-1)＝9之间计数。
根据MI2005A001286，由存储器M将从写计数器wcnt_s作为写地址来使用，而由存储器M将从读计数器rcnt_s作为读地址来使用。
如图2a所示，在mw(＝14)个时钟周期之后，即在tA′，写同步信号SYNCW再次为高，以致主写计数器wcnt_m和从写计数器wcnt_s再次互相同步，如在tA所见到的。然后，如在tA和tA′之间所描述的那样，在每个mw周期，周期性地重复解映射器DEMAP的操作。
同样地，如图2b所示，在mr(＝14)个时钟周期后，即在tE′，读同步信号SYNCR再次为高，以致主读计数器rcnt_m和从读计数器rcnt_s再次互相同步，如在tE所见到的。然后，如以上在tE和tE′之间所描述的，在每个mr周期，周期性地重复解映射器DEMAP的操作。
图3示意性地示出了根据本发明实施例的解映射器DEMAP′，其能够恢复低阶帧LF序列的低阶同步。
根据本发明实施例的解映射器DEMAP′包含弹性存储器M，例如RAM，用于存储D字，每个字包含W位，其中的位(典型地或第一位或最后一位)是上面提到的对准位。因此，总的存储量为D×W，D为行数，W为列数。
在存储器M的输入端，提供支路提取模块TE用于从低阶帧中提取支路；该模块TE适于从高阶帧HF处移除冗余位。然后模块TE将支路字写入到存储器M中。
在存储器M的输入端进一步地提供了对准器A，其与模块TE级联。对准器A适于查找对准字并向存储器M中写入每一存储器行，即每个被存储的支路字的对准位。由于对准位，支路可以被正确地插入到低阶帧LF中，这在下文中还将详细示出。
图3的解映射器DEMAP′进一步包含寄存器WCNT_M，其大小为d+dw。寄存器WCNT_M适于从模块TE接收写同步信号SYNCW，并产生d+dw位的主写计数器wcnt_m。
解映射器DEMAP′进一步包含寄存器WCNT_S，其大小为d。寄存器WCNT_S适于从模块TE接收写同步信号SYNCW和写使能信号ENW。它进一步适于从寄存器WCNT_M接收信息，这将在下文中说明。寄存器WCNT_S适于计算d位的从写计数器wcnt_s，并且向存储器M提供该计数器作为写地址。
由支路时钟tr_cl同步模块TE、寄存器WCNT_S和寄存器WCNT_M，所述支路时钟tr_cl隐含在由高阶帧HF传输的支路中。
在存储器M的输出端，提供帧生成模块FGL用于产生低阶帧，该模块适于从存储器M读出支路字，并将它们插入到低阶帧LF中。
图3的解映射器DEMAP′进一步包含寄存器RCNT_M，其大小为d+dw。寄存器RCNT_M适于从模块FGL接收读同步信号SYNCR，并产生d+dw位的主读计数器rcnt_m。
解映射器DEMAP进一步包含寄存器RCNT_S，其大小为d。寄存器RCNT_S适于从模块FGL接收读同步信号SYNCR和读使能信号ENR。此外，它适于从寄存器RCNT_M接收信息，这在下文中将详细说明。寄存器RCNT_S适于计算d位的从读计数器rcnt_s，并且向存储器M提供该计数器作为读地址。
寄存器WCNT_M和寄存器RCNT_M被连接至其他模块，因为所述其他模块不属于本发明范围，下文中对其不进行描述。所述其他模块实质上适于根据主写计数器wcnt_m和主读计数器rcnt_m的值执行时钟恢复功能，并且在图1中被标记为CR。
然后利用恢复的时钟rec_cl同步模块FGL、寄存器RCNT_M和寄存器RCNT_S。
根据在图3中示出的本发明的实施例，解映射器DEMAP′还包含状态控制模块CTRL_STATE。状态控制模块CTRL_STATE适于为每一个被写入到存储器中的支路字读出对准位以处理它，并且根据所述处理的结果发送改变状态信号ch_state到寄存器RCNT_S，这在下文中将更详细地示出。
通过参考图4、5、6，现在将详细描述根据本发明实施例的解映射器DEMAP′的操作。
因为解映射器DEMAP′的写操作实质上类似于图1中解映射器DEMAP的写操作，所以将略去详细说明。
仅需要提醒的是当将支路字写入到存储器M中时，对准器A为每一个被写入到存储器中的支路字写入各自的对准位，对于对准字所述对准字可能等于1，而对于其余的字等于0。在下面的说明和附图中，由模块FGL和CTRL_STATE从存储器中读出的对准位的序列将被称为“Ab”。在以上假设下，当从存储器中读出对准字时，从存储器中读出的上述信号对准位Ab为高，而当从存储器中读出其他任何支路字时它为低。
此外，假定低阶帧LF包含mr＝14个字，在其中yr＝4个字为冗余字。也可以假设存储器行的数目D等于在低阶帧LF中支路字的数目mr-yr＝10；因此，对准字总是被存储在相同的存储器行(除非在写操作期间损失高阶同步或低阶同步中任何一个)。例如，在图4、5和6中，假设写操作是同步的，这样对准字总是被存储在由存储器地址4指向的存储器行。因此，每一次读地址等于4，就从存储器中读出对准字，并且因而从存储器中读出的对准位Ab为高。
此外，在解映射器DEMAP′中，类似于图1中的解映射器DEMAP，由存储器M利用从读计数器rcnt_s作为读地址。
此外，在解映射器DEMAP′中，类似于图1中的解映射器DEMAP，在每个时钟周期，使主读计数器rcnt_m增加一个值，以致在mr个时钟周期中计数器rcnt_m计入(mr-yr)*W位。
根据本发明，当解映射器DEMAP′开始接收高阶帧HF的新序列时，模块CTRL_STATE迫使解映射器DEMAP′在第一状态中，该状态被称为“同步搜索状态”或简称为“状态B”。在状态B中，解映射器DEMAP′开始搜索低阶同步。
根据本发明，当解映射器DEMAP′在状态B中时，与信号ENR值和信号SYNCR值无关，在每个时钟周期使从读计数器rcnt_s与主读计数器rcnt_m同步。因此，如图4所示，在状态B期间，从读计数器rcnt_s(即读地址)根据以下等式推出rcnt_s＝rcnt_m*＝int(rcnt_m/W)。
可以注意到，根据本发明，当搜索低阶同步时(即在状态B期间)，信号ENR和信号SYNCR两者均被忽略了。实际上，如以上参考图2b所说明的，在每个时钟周期增加从读计数器rcnt_s，并且它从来不保持固定。
此外，根据本发明，当模块FGL开始从存储器M读出时，它开始增加时基计数器tbc。在每个时钟周期rec_cl，上述时基计数器tbc被增加一，并且它适于在0和mr-1(即13)之间计数。因此，如果时基计数器tbc是自由运行的，它将是周期性的，周期等于mr。
根据本发明，时基计数器tbc是模块FGL产生低阶帧LF所依据的计数器。例如，时基计数器在0和mr-yr-1(即9)之间取值导致信号ENR为高，以便从存储器中读出支路字。在另一方面，时基计数器在mr-yr(即10)和mr-1(即13)之间取值导致信号ENR为低，以便将冗余位插入到低阶帧LF中。
此外，根据本发明，时基计数器tbc管理读同步信号SYNCR。例如，当时基计数器tbc等于零时，信号SYNCR为高，而对于所有其他的tbc计数器值(即在1和mr-1＝13)之间时，信号SYNCR为低。
根据本发明，当模块FGL从存储器读出支路字时，它还读出相关的对准位Ab，其中，当从存储器中读出对准字时相关的对准位Ab为高。
例如，通过参考图4，在t0从存储器中读出的对准位Ab为高。在t0中，表示读地址的从读计数器rcnt_s等于4。
根据本发明，只要从存储器中读出的对准位Ab为低，时基计数器tbc是自由运行的。在状态B期间，当从存储器中读出的对准位Ab第一次变成高时，在下一个时钟周期期间，迫使时基计数器tbc为预定值，该预定值优选地等于mr-1(即13)。然后，时基计数器tbc重新从13开始计数，从而使得信号ENR和SYNCR相应地进展(evolve)。如上所述，在状态B中，从读计数器和主读计数器独立于SYNCR和ENR的值进展，SYNCR和ENR的值在t1、t2和t5时刻改变。因此，根据本发明，在同步搜索状态B期间，从读计数器rcnt_s连续地进展，没有示出间断性，因为它在每个时钟周期与主读计数器rcnt_m同步，而不仅仅是在信号SYNCR为高时。相反地，如果仅在SYNCR为高时执行同步，间断性可能会显现出来，如图2b所示，在图2b中，在tE一旦同步，从读计数器rcnt_s的值从7变化到3。
在t3，主读计数器rcnt_m再次等于一个值，这样从读计数器rcnt_s等于4。因此，模块FGL再次在由读地址4指向的存储器行读出，其中存储了对准字。因此，从存储器读出的对准位Ab为高。如果解映射器DEMAP′正常地工作，时刻t3与t0隔开mr(即14个)时钟周期。这是由于主读计数器rcnt_m，并且因此被同步的从读计数器rcnt_s，在mr时钟周期中精确地计数mr-yr，也就是说，它遍历了整个存储器M然后它再次指向在t0中指向的存储器行。
根据本发明，如上所述，在紧接于t3的时钟周期期间再次迫使时基计数器tbc为预定值mr-1。
此外，根据本发明，状态控制模块CTRL_STATE产生同步检验信号SY_FAW_INT。在同步搜索状态B期间，上述同步检验信号SY_FAW_INT为低，并且仅在时基计数器tbc等于mr-2(即12)的时钟周期期间变成高。当从存储器读出对准字时，这个值mr-2就像由时基计数器tbc所采用的值那样被选择。
根据本发明，当从存储器读出对准字时，也就是当从存储器读出的对准位Ab为高时，状态控制模块CTRL_STATE检验信号SY_FAW_INT的值。如果在上述时钟周期期间信号SY_FAW_INT还为高，在t4状态控制模块CTRL_STATE迫使解映射器DEMAP′改变状态，从而从同步搜索状态B转移到过渡状态B1。
在图5中示出了在过渡状态B1期间解映射器DEMAP′的操作。
在过渡状态B1期间，就像在同步搜索状态B期间一样，主读计数器rcnt_m和从读计数器rcnt_s依然以连续的、同步方式进展。在t7，当再次从存储器读出对准字时，也就是从存储器中读出的同步位Ab再次为高时，再次迫使时基计数器tbc为mr-1＝13。信号SYNCR和ENR根据时基计数器tbc进展。然而，就像在状态B中那样，上述信号SYNCR和ENR的进展不影响从读计数器rcnt_s，从读计数器rcnt_s在每个时钟周期与主读计数器rcnt_m同步。
此外，如在t7，时基计数器tbc等于mr-2＝12，迫使信号SY_FAW_INT为高。就像在状态B中那样，当从存储器中读出对准字时，状态控制模块CTRL_STATE检验SY_FAW_INT的值。如果信号SY_FAW_INT的值为高，模块CTRL_STATE迫使解映射器DEMAP′改变状态，也就是从过渡状态B转移到稳定状态A。否则，模块CTRL_STATE迫使解映射器DEMAP′回到同步搜索状态B；后一种情况将通过参考图7a示意性地示出。
可以注意到状态控制模块CTRL_STATE两次检验SY_FAW_INT值。第一次检验在t3，允许解映射器以从同步搜索状态B转换到过渡状态B1，其中同步搜索状态B是解映射器DEMAP′的初始状态，在过渡状态B1中解映射器操作实质上与在状态B中解映射器操作相同。第二次检验在t7，允许解映射器DEMAP′从过渡状态B1转换到稳定状态A，这将在下文中参考图6描述。
根据本发明的未在附图中示出的其他实施例，可以取消过渡状态B1，从而在t3的第一次检验之后直接地从同步搜索状态B转换到稳定状态A。然而，在图5中示出的具有过渡状态B1的实施例是优选的，因为它有利地允许具备对已经恢复了低阶同步的双重确认。换句话说，它有利地允许具有对执行读操作的双重确认以便将连续低阶帧的对准字总是放置在低阶帧的预定位置，也就是说由mr个时钟周期间隔它们。这保证了正确地产生低阶帧(适当数目的冗余位，在适当位置插入的冗余位，等等)。
还应当注意，在状态B和状态B1期间，解映射器DEMAP′的操作实质上相同。因此，对于从状态B转换到状态B1或与之相反的转换，状态控制模块CTRL_STATE无需发送任何改变控制信号至解映射器DEMAP′的任何模块。实际上，从状态B至状态B1变化仅仅需要在t3存储检验SY_FAW_INT值的结果，以便在t7上的下一个检验时，状态控制模块CTRL_STATE将能确定是回到状态B还是转换到状态A，这将参考图7a和7b更详细地示出。
图6根据本发明示出了在稳定状态A期间解映射器DEMAP′的操作。
在t8，在t7执行的检验之后，迫使解映射器DEMAP′转换到稳定状态A的状态控制模块CTRL_STATE，发送变化状态命令ch_state至从读寄存器RCNT_S。一旦接收到上述命令，从读寄存器RCNT_S开始像在图2b中所示那样操作。因此，在稳定状态A期间，只有当读同步信号SYNCR为高时，使从读计数器rcnt_s与主读计数器rcnt_m同步。此外，从读计数器rcnt_s在读使能信号ENR为高的每个时钟周期被增加一；否则，保持从读计数器rcnt_s固定为恒定值。
更特别地，通过参考图6，当在t9时基计数器tbc等于0时，信号SYNCR为高，并且因此使从读计数器rcnt_s与主读计数器rcnt_m同步。在接下来的周期中，从读计数器rcnt_s在每个时钟周期被增加一，直到mr-yr时钟周期之后，也就是说，在t10就像在t7中那样，它依然等于4。因此，当读地址对应于存储了对准字的存储器行时，从存储器读出的对准位Ab为高。
应当指出，由mr-yr个时钟周期分隔t7和t10(即从存储器读出两个连续低阶帧的对准字的两个时钟周期)(在图6中，可以注意到在t7和t10间时基计数器tbc从12变化到9)。
根据本发明，在稳定状态A期间，时基计数器tbc是自由运行的。因此，它独立于从存储器读出的对准位Ab而进展。因此，时基计数器tbc将进展直到在t11它等于10，从而迫使读使能信号ENR为低。从而，从读计数器rcnt_s从t11到t12保持固定。在t12，时基计数器tbc等于0，因而迫使读使能信号ENR为高。
另外，在t12，因为时基计数器等于0，迫使读同步信号SYNC为高，因而迫使从读计数器rcnt_s与主读计数器rcnt_m同步。
从t10开始，即从在稳定状态A期间第一次从存储器读出对准字开始，解映射器DEMAP′的操作在每mr个时钟周期被周期性地重复。图6仅示出t13和t14。在t13，在t10之后mr个时钟周期出现，再次从存储器读出对准字。在t14，在t11之后mr个时钟周期出现，时基计数器tbc等于10，因而迫使信号ENR为低，并且从而迫使从读计数器被固定为恒定值。
优选地，根据本发明，在稳定状态A期间，为每个低阶帧执行检验以验证解映射器依然正常地工作，也就是说没有丢失恢复的低阶同步。
根据本发明，如图6所示，在状态A期间状态控制模块CTRL_STATE仍然产生信号SY_FAW_INT。然而，在状态A期间，只有当时基计数器tbc等于mr-yr-1＝9时，才迫使信号SY_FAW_INT为高。然后，当从存储器读出对准字，也就是从存储器读出的对准位Ab为高时，状态控制模块CTRL_STATE检验信号SY_FAW_INT的值。如果在上述时钟周期期间信号SY_FAW_INT的值为高，状态控制模块CTRL_STATE确定没有丢失恢复的低阶同步，并且解映射器仍然正常地工作。
状态控制模块CTRL_STATE为每个低阶帧重复上述检验。保持解映射器DEMAP′在稳定状态A中，直到这个检验的结果为肯定的。
然而，根据本发明，如果解映射器DEMAP′丢失低阶同步(例如，由于写入错误，对准字不再被存储在由读地址4所指向的存储器行)，当读出对准字时，状态控制模块CTRL_STATE确定SY_FAW_INT值不为高。这是由于现在是这样的时钟周期内读出对准字，该时钟周期变得不同于时基计数器tbc等于mr-yr-1＝9的时钟周期。
在这种情况下，根据本发明，状态控制模块CTRL_STATE例如可以在SY_FAW_INT值的单个检验后迫使解映射器DEMAP′直接地回到同步搜索状态B。可选择地，状态控制模块CTRL_STATE可以在确定低阶同步已经丢失之前对SY_FAW_INT值执行多于一次检验，并且因而必须迫使解映射器DEMAP′回到同步搜索状态B，下面将参考图7a和7b示出。
图7a示出了根据本发明实施例从同步搜索状态B到稳定状态A转换的流程图。
根据这样的实施例，当解映射器DEMAP′开始接收新的高阶帧序列以解映射时，解映射器DEMAP′处于它的同步搜索状态B中。同样，在接收高阶帧序列时，丢失低阶同步的情况下，解映射器DEMAP′也在它的同步搜索状态B中。在进入上述状态B之后，对于每个低阶帧，在从存储器读出对准字(即从存储器读出的对准位Ab为高)的每个时钟周期，检验信号SY_FAW_INT的值。换句话说，每一次从存储器读出对准字，都对是否Ab＝SY_FAW_INT进行检验。
否定地，则确定同步还没有恢复，并且解映射器DEMAP′维持在它的同步搜索状态B中。
根据这样的实施例，第一次检验Ab＝SY_FAW_INT是肯定的，则解映射器DEMAP′就从状态B转换到上面描述的过渡状态B1。
当在状态B1中时，对于在状态B1期间产生的第一个低阶帧，检验在从存储器读出对准字的时钟周期是否Ab＝SY_FAW_INT。否定地，解映射器DEMAP′回到同步搜索状态B。否则，解映射器DEMAP′转换到稳定状态A。
因此，在图7a示出的实施例中，从同步搜索状态B到稳定状态B1变化需要两个步骤。换句话说，等式Ab＝SY_FAW_INT对于两个连续低阶帧必须为真。在转换到状态A之前，这有利地允许具备具有对恢复的低阶同步的双重确认。根据本发明的未在附图中示出的其他实施例，可以取消过渡状态B1。在这种情况下，为单个低阶帧确定Ab＝SY_FAW_INT允许从状态B变化到状态A。根据未在附图中示出的实施例，可以在状态B和状态A之间提供多于一个过渡状态。
图7b示出了根据本发明实施例的从稳定状态A到同步搜索状态B转换的流程图。
根据该实施例，当解映射器正常工作时(即因为维持恢复的同步，它正常地产生低阶帧)，解映射器在它的稳定状态A中。在状态A期间，对于每个低阶帧，在从存储器读出对准字(即从存储器读出的对准位Ab为高)的每个时钟周期检验信号SY_FAW_INT的值。换句话说，每一次从存储器读出对准字，都检验是否Ab＝SY_FAW_INT。
当肯定时，确定解映射器DEMAP′正常工作并且没有丢失低阶同步，因此解映射器DEMAP′保持在它的稳定状态A中。
根据这样的实施例，如图7b所示，当第一次检验Ab＝SY_FAW_INT为否定时，解映射器DEMAP′就从状态A转换到第一过渡状态A1。
在第一过渡状态A1期间，解映射器DEMAP′仍然就像在稳定状态A中那样操作。然而，检验的否定结果被存储(即解映射器存储对于低阶帧已经丢失低阶同步的信息)。在状态A1期间，为在状态A1期间产生的第一个低阶帧再一次检验在从存储器读出对准字的时钟周期内是否Ab＝SY_FAW_INT。肯定地，则解映射器DEMAP′回到稳定状态B，因为确定对于单个低阶帧已经丢失了同步，并且因此不需要回到同步搜索状态B。否则(当从存储器读出对准字时，Ab不同于SY_FAW_INT)，解映射器DEMAP′转换到第二过渡状态A2。
在第二过渡状态A2期间，解映射器DEMAP′依然就像在稳定状态A中那样操作。然而，检验的否定结果被存储(即解映射器存储对于两个连续低阶帧已经丢失低阶同步的信息)。在状态A2期间，对于在状态A2期间产生的第一个低阶帧，再次检验在从存储器读出对准字的时钟周期内是否Ab＝SY_FAW_INT。肯定地，则解映射器DEMAP′回到稳定状态A，因为确定仅对于两个连续低阶帧已经丢失同步，并且因此没有必要回到同步搜索状态B。否则(当从存储器读出对准字时，Ab不同于SY_FAW_INT)，解映射器DEMAP′转换到同步搜索状态B。
因此，在图7b示出的实施例中，从同步搜索状态B到稳定状态A变化需要三个步骤，也就是说等式Ab＝SY_FAW_INT对于三个连续低阶帧必须为真。这有利地允许具备在转换到同步搜索状态B之前具有丢失低阶同步的三重确认。根据本发明的未在附图中示出的其他实施例，可以取消过渡状态A1和A2。在这种情况下，对于单个低阶帧确定Ab不同于SY_FAW_INT允许从状态A到状态B变化。同样地，可以只提供从A到B的单个过渡状态，或者高于两个的任何数量的过渡状态。
过渡状态有利地允许减少在状态A和状态B之间不必要的变化，所述不必要的变化包含解映射器操作的不必要变化(并且特别是它的从读寄存器RCNT_M)。
因此，本发明有利地允许以特别有效的方式通过恢复低阶同步从高阶帧到低阶帧解映射支路。事实上，根据本发明，当在状态B中搜索同步时，指示读地址的从读计数器连续地变化，以便总是在相同低阶帧位置读出对准字。
权利要求
1.一种从第一帧(HF)到第二帧(LF)解映射支路的方法，所述第一帧(HF)包含多个支路字和用于同步所述第二帧(LF)的同步字，该方法包含-提供第一计数器(rcnt_m)和第二计数器(rcnt_s)；-在所述第二帧(LF)的每个时钟周期，使所述第一计数器(rcnt_m)增加第一值；-根据所述第二计数器(rcnt_s)执行读操作；该方法特征在于，其进一步包含-根据所述同步字产生同步信息(tbc，SY_FAW_INT)；-根据所述同步信息(tbc，SY_FAW_INT)，执行在第一状态(B)和第二状态(A)之间的状态改变，其中，在所述第一状态(B)中，使所述第二计数器(rcnt_s)与所述第一计数器(rcnt_m)在所述第二帧(LF)的每个时钟周期同步，并且在所述第二状态(A)中，使所述第二计数器(rcnt_s)与所述第一计数器(rcnt_m)在所述第二帧(LF)的预定时刻(SYNCR)同步，以及在执行所述读操作的所述第二帧(LF)的每个时钟周期，使所述第二计数器(rcnt_s)增加第二值。
2.根据权利要求1的方法，其特征在于，所述执行状态改变的步骤进一步包含，在从所述第一状态(B)改变到所述第二状态(A)的情况下，经过第一数量的过渡状态(B1)，所述第一数量等于或大于1。
3.根据权利要求2的方法，其特征在于，在每一个所述第一数量的过渡状态(B1)中，使所述第二计数器(rcnt_s)与所述第一计数器(rcnt_m)在所述第二帧(LF)的每个时钟周期同步。
4.根据权利要求1至3任一项的方法，其特征在于，所述在第一状态(B)和第二状态(A)之间改变状态的步骤包含，在从所述第二状态(A)改变到所述第一状态(B)的情况下，经过第二数量的过渡状态(A1，A2)，所述第二数量等于或大于1。
5.根据权利要求4的方法，其特征在于，在每一个所述第二数量的过渡状态(A1，A2)中，使所述第二计数器(rcnt_s)与所述第一计数器(rcnt_m)在所述第二帧(LF)的预定时刻(SYNCR)同步，并且在执行所述读操作的所述第二帧(LF)的每个时钟周期，使所述第二计数器(rcnt_s)增加第二值。
6.根据权利要求1至5任一项的方法，其特征在于，所述产生同步信息包含产生第三计数器(tbc)。
7.根据权利要求6的方法，其特征在于，在所述第一状态(B)中，在所述第二帧(LF)的每个时钟周期，使所述第三计数器(tbc)加一，并且在读出所述同步字的每个时钟周期迫使所述第三计数器为第一预定值(mr-1)。
8.根据权利要求6或7的方法，其特征在于，在所述第二状态(A)中，在所述第二帧(LF)的每个时钟周期，使所述第三计数器(tbc)加一。
9.根据权利要求6至8任一项的方法，其特征在于，所述产生同步信息包含产生信号(SY_FAW_INT)，该信号适于在两个不同的逻辑值之间切换。
10.根据权利要求9的方法，其特征在于，在所述第一状态(B)中，当所述第三计数器(tbc)等于第二预定值(mr-2)时切换所述信号(SY_FAW_INT)的逻辑值。
11.根据权利要求9或10的方法，其特征在于，在所述第二状态(A)中，当所述第三计数器(tbc)等于第三预定值(mr-yr-1)时切换所述信号(SY_FAW_INT)的逻辑值。
12.根据权利要求9至11任一项的方法，其特征在于，所述产生同步信息包含在读出所述同步字的每个时钟周期检验所述信号(SY_FAW_INT)的值。
13.一种解映射器(DEMAP′)，用于从第一帧(HF)到第二帧(LF)解映射支路，所述第一帧(HF)包含多个支路字和用于同步所述第二帧(LF)的同步字，所述解映射器包含-第一寄存器(RCNT_M)，用于产生第一计数器(rcnt_m)，所述第一计数器适于在所述第二帧(LF)的每个时钟周期，被增加第一值；-第二寄存器(RCNT_S)，用于产生第二计数器(rcnt_s)，所述第二计数器适于管理读操作；所述解映射器特征在于进一步包含-状态控制模块(CTRL_STATE)，用于-根据所述同步字产生同步信息(tbc，SY_FAW_INT)；以及-根据所述同步信息(tbc，SY_FAW_INT)，执行在第一状态(B)和第二状态(A)之间的状态改变，其中，在所述第一状态(B)中，使所述第二计数器(rcnt_s)与所述第一计数器(rcnt_m)在所述第二帧(LF)的每个时钟周期同步，并且在所述第二状态(A)中，使所述第二计数器(rcnt_s)与所述第一计数器(rcnt_m)在所述第二帧(LF)的预定时刻(SYNCR)同步，以及在执行所述读操作的所述第二帧(LF)的每个时钟周期，使所述第二计数器(rcnt_s)增加第二值。
14.根据权利要求13的解映射器，其特征在于，在从所述第一状态(B)改变到所述第二状态(A)的情况下，所述状态控制模块(CTRL_STATE)执行经过第一数量的过渡状态(B1)的状态改变，所述第一数量等于或大于1。
15.根据权利要求13或14的解映射器，其特征在于，在从所述第二状态(A)改变到所述第一状态(B)的情况下，所述状态控制模块(CTRL_STATE)执行经过第二数量的过渡状态(A1，A2)的状态改变，所述第二数量等于或大于1。
16.一种电信网的网络节点，其特征在于包含根据权利要求13至15任一项的解映射器。
全文摘要
一种从第一帧到第二帧解映射支路的方法，第一帧包含同步字和多个支路字，该方法包含提供第一和第二计数器；在第二帧的每个时钟周期使第一计数器增加第一值；以及根据第二计数器执行读操作。该方法进一步包含根据同步字产生同步信息；根据同步信息，执行在第一状态和第二状态之间的状态改变，其中，在第一状态中，在第二帧的每个时钟周期使第二计数器与第一计数器同步，并且在第二状态中，在第二帧的预定时刻使第二计数器与第一计数器同步，以及在执行读操作的第二帧的每个时钟周期使第二计数器增加第二值。
文档编号H04L1/00GK101039174SQ20061006437
公开日2007年9月19日 申请日期2006年12月14日 优先权日2005年12月14日
发明者L·G·拉泽蒂, S·里纳尔迪, P·索尔杰 申请人:阿尔卡特朗讯公司