专利名称：相位内插收发电路及其收发方法
技术领域：
本发明是关于一种收发电路，特别关于一种序列传输系统的收发电路。
背景技术：
由于通讯科技的进步，序列传输的传输速度已大幅提升，并应用于无线通讯或计算机系统等领域。
如图1所示，一序列传输的收发电路(transceiver)1包含一编码器11、一并入串出转换器(parallel-in-serial-output converter)12、一锁相回路(Phase Locked Loop)14、一发送器13、一接收器18、一时钟数据恢复器(Clock Data Recovery)15、一串入并出转换器(serial-in-parallel-output converter)17以及一译码器16。
编码器11将一数据D1编码(如8B/10B或64B/66B)成为数据D2，锁相回路14产生一时钟CLK，并入串出转换器12依据时钟CLK将编码后的数据D2由并列信号转换为序列信号D3，发送器13发送转换后的数据D3。
接收器18接收一数据D4，由于数据传输时并没有一并传送时钟，因此，时钟数据恢复器15必须自数据D4中恢复数据D4的时钟与数据，串入并出转换器17将数据D4由序列信号转为并列信号D5，译码器16将数据D5译码为数据D6，最后将数据D6送至其它层级电路处理，例如数据连接层。若收发模块以多通道方式传送数据，各通道的接收端亦需各自的时钟数据恢复器以恢复各通道的时钟与数据。
然而，收发模块包含两个时钟产生元件(锁相回路14与时钟数据恢复器15)，时钟产生元件在设计生产制造时占有较高的成本，特别是高频的时钟产生元件或是多通道传输时，若能够减少收发模块中时钟产生元件的数量将可降低收发模块的成本。
因此，如何提供一种收发电路，以减少收发电路中时钟产生元件的使用数量，以简化收发电路的架构，进而减少收发电路的成本，是目前业界最需要重视的问题之一。
发明内容
有鉴于上述课题，本发明提供一种能够减少时钟产生元件的收发电路。
本发明的收发电路用以发出一数据输出信号以及接收一数据输入信号，此收发电路包含一锁相模块、一发送模块以及一接收模块。其中，锁相模块用以产生至少一频率相同但相位不同的时钟信号，发送模块与锁相模块电性连接，用以依据时钟信号发送数据输出信号，而接收模块则与锁相模块电性连接，用以接收数据输入信号，并依据时钟信号恢复数据输入信号。
本发明的收发电路中，发送模块及接收模块共享同一组锁相模块以分别发送或恢复数据，与公知技术相比之下，收发电路中锁相模块的需求数量将可减少，以简化收发电路的架构，进而降低收发电路的成本。
图1为显示公知收发电路的一区块图；图2为显示本发明实施例的收发电路的一区块图；图3为显示本发明实施例的收发电路的另一区块图；图4为显示本发明实施例的收发电路中时钟信号的一示意图；图5为显示本发明实施例的收发电路中时钟信号的另一示意图；图6为显示本发明实施例的收发电路应用于多通道传输的一区块图；以及图7为显示本发明实施例的收发电路的发送与接收的方法的一流程图。
组件符号说明1收发电路11 编码器12 并入串出电路
13发送器14锁相回路15时钟数据恢复器16译码器17串入并出器18接收器2 收发电路21锁相模块22发送模块23接收模块231 相位内插单元231a 信号内插器231b 信号选择器232 相位比较单元233 相位调整单元234 串入并出单元CLK 时钟D1-D6 数据Dout数据输出信号Din数据输入信号I41-I43内插时钟信号I51-I53内插时钟信号Pck时钟信号Pck1-Pck10时钟信号Pss相位调整信号Pcs1-Pcs10相位比较信号Rf1-Rf10参考时钟信号Tin数据信号Tout数据信号S01～S04 流程步骤具体实施方式
以下将参照相关图式，说明依本发明实施例的收发电路，其中相同的组件将以相同的参照符号加以说明。
请参照图2所示，依本发明实施例的收发电路2发送一数据输出信号Dout与接收一数据输入信号Din，收发电路2包含一锁相模块21、一发送模块22以及一接收模块23。
锁相模块21产生至少一同频率但相位不同的时钟信号Pck，发送模块22与锁相模块21电性连接，并接收时钟信号Pck与数据信号Tout，并依据时钟信号Pck发送数据输出信号Dout，接收模块23与锁相模块21电性连接，并接收时钟信号Pck与数据输入信号Din，并依据时钟信号Pck恢复数据输入信号Din的数据与时钟，并将由数据输入信号Din恢复后的数据信号Tin送至其它层级电路处理。也就是说，发送模块22及接收模块23依据相同的时钟信号Pck而作动。
本实施例中的时钟信号的Pck频率为数据输出信号Dout的频率的整数倍分之一，在此则以整数倍为10为例。
请参照图3与图4所示，锁相模块21产生多个时钟信号Pck1-Pck10，时钟信号Pck1-Pck10为同频率但不同相位，接收模块23包含一相位内插单元231、至少一相位比较单元232以及至少一相位调整单元233。
相位内插单元231接收时钟信号Pck1-Pck10与一相位调整信号Pss，并依据时钟信号Pck1-Pck10与相位调整信号Pss选出一参考时钟信号Rf1-Rf10；相位内插单元231可在相邻时钟信号Pck1-Pck10之间内插入至少一频率相同但相位不同的内插时钟信号，且内插时钟信号与时钟信号Pck1-Pck10的工作频率相同，但各时钟信号Pck1-Pck10与各内插时钟信号则彼此相位不同。
在本实施例中，时钟信号Pck1-Pck10的频率为150MHz，且时钟信号Pck1-Pck10的相位差为十分之一的时钟信号Pck1-Pck10周期，发送模块22由彼此不同相位的时钟信号Pck1-Pck10所触发，并于触发时发送数据输出信号Dout，因此发送模块22以1.5GHz的频率以序列传输方式发送数据输出信号Dout。
请参照图3与图5所示，相位内插单元231在各时钟信号Pck1-Pck10之间插入三个内插时钟信号，例如在时钟信号Pck4-Pck5之间插入内插时钟信号I41-I43，在时钟信号Pck5-Pck6之间插入内插时钟信号I51-I53，内插时钟信号I41-I43、I51-I53与时钟信号Pck1-Pck10的工作频率皆为150MHz，但各时钟信号Pck1-Pck10与各内插时钟信号则彼此相位不同。
相位内插单元231再依据相位调整信号Pss，自时钟信号Pck1-Pck10与内插时钟信号中，选取其中之十为参考时钟信号Rf1-Rf10。例如参考时钟信号Rf4由选取内插时钟信号I41而产生，参考时钟信号Rf5由选取内插时钟信号I52而产生。参考时钟信号Rf1-Rf10可供接收模块恢复数据输入信号的时钟与数据。另外，相位内插单元231并非是一个时钟产生元件，而是类似于时钟信号的缓冲区，藉由延迟控制以产生各不同相位的参考时钟信号。
相位比较单元232的工作频率为150MHz，数据输入信号Din的频率为1.5GHz，相位比较单元232一次读取十位的数据输入信号Din，并将数据输入信号Din中各位分别与各不同相位的参考时钟信号Rf1-Rf10比较相位，以分别产生相位比较信号Pcs1-Pcs10，因此，数据输入信号Din的时钟与数据得以恢复。
相位调整单元233接收相位比较信号Pcs1-Pcs10，并依据相位比较信号Pcs1-Pcs10产生一相位调整信号Pss，以控制相位内插单元231从内插时钟信号与时钟信号Pck1-Pck10选取出与数据输出信号Din相位较接近的时钟信号为参考时钟信号Rf1-Rf10。
另外，接收模块更包含一串入并出单元234，串入并出单元234与相位比较单元232电性连接，并接收已恢复的数据输入信号Din，并依据参考时钟信号Rf1-Rf10将已恢复的数据输入信号Din转换成数据信号Tin。数据信号Tin可以并列传输方式被发送至其它层级电路处理。由于在数字传输系统当中，一个字节(byte)的数据经由8B/l0B编码为一个十位长的符号(symbol)后才传输。由于数据输入信号Din频率是参考时钟信号Rf1-Rf10频率的十分之一，各参考时钟信号Rf1-Rf10触发时分别对应至已恢复的数据输入信号Din的各位周期。当串入并出单元234操作于参考时钟信号Rf1频率时，其在一个参考时钟周期内自数据输入信号Din粹取出十个位，并将这十位长的符号由序列信号转换为并列信号，以输出数据信号Tin。
收发电路2以较低的工作频率(150MHz)处理高频数据(1.5GHz)，不仅可避免高频噪声的困扰，且对于信号跳动(jitter)的容忍度亦较佳。另外，由于参考时钟信号Rf1-Rf10是与串入并出单元234的工作频率相同，参考时钟信号Rf1-Rf10无须经由额外的除频电路即可供串入并出单元234转换数据输入信号Din。
另外，请参照图6所示，收发电路2亦可应用于多通道传输，与图3至图5的实施例相比之下，接收模块23包含一相位内插单元231、多个相位比较单元232、多个相位调整单元233以及多个串入并出单元234，相位内插单元231包含一信号内插器231a以及多个信号选择器231b。利用信号内插器231a、各信号选择器231b、各相位比较单元232以及各相位调整单元233恢复各通道的数据输入信号Din。各串入并出单元234转换各通道的数据输入信号Din。
以第一通道为例，信号内插器231a接收时钟信号Pck1-Pck10，并依据时钟信号Pck1-Pck10，产生多个内插时钟信号，信号选择器231b分别接收时钟信号Pck1-Pck10、内插时钟信号以及对应的相位调整信号Pss，并依据第一通道的相位调整信号Pss自内插时钟信号与时钟信号Pck1-Pck10选取出参考时钟信号Rf1-Rf10。第一通道的相位比较单元332与串入并出单元234可依据参考时钟信号Rf1-Rf10而作动。
当收发电路2应用于多通道传输时，收发电路2内仅包含一个时钟产生元件，发射模块22及接收模块23仍可共享相同的锁相模块21，与公知技术相比之下，各通道接收端亦可共享单一时钟产生元件(锁相模块21)。
由于本实施例中利用降频的概念来处理高频数据，使得收发电路2中各数据信号与时钟信号较不会受到高频噪声的干扰，因而发射模块22及接收模块23得以共享锁相模块21产生的参考时钟信号Rf1-Rf10，故收发电路2中仅需要一个时钟产生元件即可。
另外，请参照图7所示，依本发明实施例的收发电路的发送与接收的方法包括下列步骤。
首先，步骤S01产生至少一时钟信号，其中时钟信号频率相同但相位不同。
接着，步骤S02根据一相位调整信号，在相邻时钟信号间内插至少一个内插时钟信号，其中内插时钟信号与时钟信号频率相同但相位不同。
然后，步骤S03自时钟信号以及内插时钟信号选择至少一参考时钟信号。
最后，步骤S04根据参考时钟信号恢复数据输入信号。
由于依本实施例的数据同步方法可应用于前述图2与图3中的收发电路2的数据同步系统，而且上述数据同步方法的可能实施方式与功效已于前述实施例的数据同步系统中讨论过，故于此不再赘述。
综上所述，因依本发明的收发电路中，发送模块及接收模块共享同一组锁相模块以分别发送或恢复数据，与公知技术相比之下，收发电路中锁相模块的需求数量将可减少，以简化收发电路的架构，进而降低收发电路的成本。
以上所述仅为举例性，而非为限制性的。任何未脱离本发明的精神与范畴，而对其进行的等效修改或变更，均应包含于所附的权利要求范围中。
权利要求
1.一种收发电路，用以发出一数据输出信号以及接收一数据输入信号，收发电路包含一锁相模块，用以产生至少一频率相同但相位不同的时钟信号；一发送模块，与该锁相模块电性连接，用以依据所述时钟信号发送所述数据输出信号；以及一接收模块，与该锁相模块电性连接，用以接收所述数据输入信号，并依据所述时钟信号恢复所述数据输入信号。
2.如权利要求1所述的收发电路，其中所述时钟信号的频率为所述数据输出信号频率的整数倍分之一。
3.如权利要求1所述的收发电路，其中该接收模块包含一相位内插单元，其接收所述时钟信号以及一相位调整信号，用以选出至少一参考时钟信号；至少一相位比较单元，其接收所述参考时钟信号以及所述数据输入信号，用以比较所述数据输入信号与所述参考时钟信号的相位并产生一相位比较信号，同时利用所述相位比较单元恢复所述数据输入信号；以及至少一相位调整单元，接收所述相位比较信号，用以依据所述相位比较信号产生一相位调整信号。
4.如权利要求3所述的收发电路，其中所述相位内插单元在相邻时钟信号间内插至少一频率相同但相位不同的内插时钟信号，所述内插时钟信号与所述时钟信号频率相同但相位不同。
5.如权利要求4所述的收发电路，其中所述相位内插单元依据所述相位调整信号，由所述内插时钟信号与所述时钟信号选择所述参考时钟信号。
6.如权利要求3所述的收发电路，其中当该接收模块包含多个相位比较单元与多个相位调整单元，且该锁相模块产生所述多个时钟信号时，所述相位内插单元包含一信号内插器，用以接收所述时钟信号，并依据所述时钟信号产生所述多个内插时钟信号；以及多个信号选择器，用以分别接收所述时钟信号、所述内插时钟信号、以及对应的所述相位调整信号，并依据所述相位调整信号从所述内插时钟信号与所述时钟信号选出所述参考时钟信号。
7.一种发送与接收的方法，用以发送一数据输出信号并接收一数据输入信号，该方法包含有产生至少一个时钟信号，其中所述时钟信号频率相同相位不同；根据一相位调整信号在相邻的所述时钟信号间内插至少一个内插时钟信号，其中所述内插时钟信号与所述时钟信号频率相同相位不同；自所述时钟信号以及所述内插时钟信号选择至少一参考时钟信号；以及根据所述参考时钟信号恢复所述数据输入信号。
8.如权利要求7的发送与接收方法，其中所述时钟信号的频率为所述数据输出信号频率的整数倍分之一。
9.如权利要求7的发送与接收方法，更包含比较所述时钟参考信号以及所述数据输入信号的相位用以产生所述相位调整信号。
10.如权利要求7的发送与接收方法，更包含将恢复后的数据输入信号转换成并列信号后输出。
11.如权利要求7的发送与接收方法，其中该方法更包含根据所述时钟信号发送所述数据输出信号。
全文摘要
一种收发电路用以发出一数据输出信号以及接收一数据输入信号，此收发电路包含一锁相模块、一发送模块以及一接收模块。其中，锁相模块用以产生至少一频率相同但相位不同的时钟信号；发送模块与锁相模块电性连接，用以依据时钟信号发送数据输出信号；接收模块与锁相模块电性连接，用以接收数据输入信号，并依据时钟信号恢复数据输入信号。
文档编号H04B1/40GK1832361SQ20061007676
公开日2006年9月13日 申请日期2006年4月18日 优先权日2006年4月18日
发明者林小琪 申请人:威盛电子股份有限公司