专利名称：一种基于数字锁相环的时钟同步方法及其系统的制作方法
技术领域：
本发明涉及一种适用于电子数据处理领域和电通讯技术领域中的时钟 同步方法及系统，尤其涉及基于数字锁相环的时钟同步方法及系统。
背景技术：
射频拉远是解决3G网络规划低成本建网的有效方案，时钟同步技术是 射频拉远单元的关键技术。如何解决射频拉远单元本地时钟和系统时钟的同 步并提供可靠的通信是所有基站设计者面临的共同难题。目前，解决射频拉 远时钟同步的方法有安装本地GPS时钟以及采用数字锁相环两种。采用安 装本地GPS时钟的方法无疑增加了基站成本，采用数字锁相环的方法实际 应用更为广泛。现有针对数字锁相环的核心控制方法是利用本地时钟和参考 时钟分别计数的方法来判定两个时钟是否同步，然而这类方法时钟同步精度 不高，锁相环调整速率慢，在射频拉远单元的通信可靠性方面存在缺陷。
发明内容
本发明要解决的技术问题是提供一种基于数字锁相环的时钟同步方法 及系统，能够有效保证本地时钟与系统时钟快速稳定的同步。
为了解决上述问题，本发明提供的一种基于数字锁相环的时钟同步方 法，包括以下步骤
(a) 将采用时钟恢复技术提取出的参考时钟信号和本地时钟信号分频， 使得分频后的参考时钟信号频率和期望得到的本地时钟信号频率一致；
(b) 利用高速时钟信号对参考时钟信号和本地时钟信号进行计数和比 较，判断两者频率是否一致，如果是，执行步骤(d),否则，执行步骤(c);
(c) 根据本地时钟信号相对参考时钟信号的频率高低，设置校正部分 的给定值，从而调节本地时钟信号的频率，直到两者的频率一致；(d)锁相环进入鉴相状态，根据鉴相部分的结果设置校正部分的给定 值，从而调节本地时钟信号的相位，直到两者相位一致或相位差在规定的范 围之内。
进一步，上述方法还可以具有以下特点所述步骤(d)中，在根据鉴 相部分的结果调整校正部分的给定值的过程中，如果所述给定值每次增加或 减小的值小于阈值，则认为相位差在规定的范围之内，此时认为锁相环已经 稳定，结束；否则继续调节，直到小于所述阈值为止。
进一步，上述方法还可以具有以下特点所述步骤(a)中在分频时， 还要使得分频后的参考时钟信号频率和期望得到的本地时钟信号的占空比 一致。
进一步，上述方法还可以具有以下特点所述本地时钟信号是由压控振 荡器产生的，所述校正部分是一个数模转换器，用于才艮据设置的所述给定值 向该压控振荡器输出相应的电压值，以调节本地时钟信号的频率。
进一步，上述方法还可以具有以下特点所述步骤(c)和步骤(d)中 设置数模转换器的给定值时，是在可设置的给定值范围内，采用二分查找法 确定下一个给定值。
本发明提供的一种基于数字锁相环的时钟同步系统，包括时钟恢复单 元、振荡器、两个分频器、鉴频部分、鉴相部分、逻辑处理部分和>^正部分， 其中
所述时钟恢复单元用于通过时钟恢复技术从远端接收到的信息中提取 出参考时钟信号，输出到一个分频器；
所述振荡器用于产生本地时钟信号，输出到另一个分频器；
所述两个分频器分别用于将参考时钟信号和本地时钟信号进行分频，使 得分频后的参考时钟信号频率和期望得到的本地时钟信号频率一致，然后将 两个分频后的信号均输出到所述鉴频部分和鉴相部分；
所述鉴频部分用于根据一高速时钟信号对输入的经分频后本地时钟信 号和参考时钟信号进行计数，判断两者是否一致，并将判断结果输出到所述
逻辑处理部分；
所述鉴相部分用于检测输入的经分频后本地时钟信号和参考时钟信号 的相位关系，输出到所述逻辑处理部分；
所述逻辑处理部分，用于先^^艮据鉴频部分输出的结果，在本地时钟信号 和参考时钟信号频率不同时，利用二分查找法确定应对校正部分设置的给定 值，直到两者频率一致为止，然后根据鉴频部分输出的相位差确定应对校正 部分设置的给定值，直到两者相位一致或相位差在规定的范围之内；
所述校正部分用于根据逻辑处理部分设置的给定值向所述振荡器输出 相应的控制信号，以调节该振荡器产生的本地时钟的频率和相位。
进一步，上述时钟同步系统还可以包括以下特征所迷振荡器是压控振 荡器，所述校正部分是一个数模转换器，用于根据设置的所述给定值向该压 控振荡器输出相应的电压值，以调节本地时钟信号的频率。
进一步，上述时钟同步系统还可以包4舌以下特征所述逻辑处理部分在 根据鉴相部分的结杲调整校正部分的给定值时，如果所述给定值每次增加或 减小的值小于阈值，则认为相位差在规定的范围之内，停止调节；如果不是， 则继续调节，直到小于所述阈值为止。
进一步，上述时钟同步系统还可以包括以下特征所述逻辑处理部分在 设置数模转换器的给定值时，是在可设置的给定值范围内，采用二分查找法 确定下一个给定值。
进一步，上述时钟同步系统还可以包括以下特征该系统为将射频拉远 单元本地时钟与光接口模块恢复出来的时钟信号同步系统。
本发明的灵活性在于本算法不限于用CPU实现，在任何处理器或者可 编程逻辑器件(如FPGA)中也可以实现。本发明的灵活性还在于对DAC 的置数不限于二分查找一种方法，其它查找方法也可以，但二分查找是最佳 方法。采用本发明所述算法，能有效保证本地时钟与系统时钟快速稳定的同 步，达到可靠通信的目的。不仅能应用于射频拉远单元的时钟同步，还可广 泛地应用于其它需要进行时钟同步的场合。
图1是本发明基于数字锁相环的时钟同步系统的原理框图。
图2是本发明基于数字锁相环的时钟同步系统的实施例的结构框图。 图3是图2中鉴相部分采用的一种三态鉴相器的电路图。 图4是图3中三态鉴相器的状态转移图。
具体实施例方式
本发明以 一种时分同步码分多址(TD-SCDMA)系统的射频拉远单元中 时钟信号的同步方法为例，以数字锁相环技术为核心，通过光接口模块提取 出参考时钟信号，利用现场可编程门阵列(FPGA)和外部高速时钟实现数字 鉴频(FD)、鉴相(PD)及DAC控制，采用二分查找算法4吏本地时钟信号 快速高精度的锁定在参考时钟信号上，从而为射频拉远单元提供了可靠的通 信保障。
图1是本发明基于数字锁相环的时钟同步系统的原理框图，请同时参照 图2所示为在TD-SCDMA RRU系统中实现的基于数字锁相环的时钟同步系 统的结构图。图l所示系统包括光接口时钟恢复单元、压控振荡器、两个 分频器、鉴频部分、鉴相部分、逻辑处理部分、校正部分和一个本地高速时 钟信号。在本实施例中，两个分频器、鉴频部分、鉴相部分、逻辑处理部分 和校正部分是用FPGA来实现的。
所述光接口时钟恢复单元用于通过时钟恢复技术从光接口的接收信息 中提取出参考时钟信号，输出到一个分频器。
所述压控振荡器用于产生本地时钟信号，输出到另一个分频器。在实施 例中，是采用OCXO压控振荡器，也可以是VCO等其他类型。
所述两个分频器分别用于将参考时钟信号和本地时钟信号进行分频，使 得分频后的参考时钟信号频率和期望得到的本地时钟信号频率一致、占空比 一致，然后将两个分频后的信号均输出到所述鉴频部分和鉴相部分。
所述鉴频部分用于根据输入的高速时钟信号对输入的经分频后本地时 钟信号和参考时钟信号进行计数，判断两者是否一致，并将判断结果输出到 所述逻辑处理部分。
所述鉴相部分用于检测输入的经分频后本地时钟信号和参考时钟信号
的相位关系，输出到所述逻辑处理部分。本实施例采用的三态鉴相器如图3 所示，其状态转移图如图4所示。通过鉴相器(PD)的结果调整DAC输入 寄存器的值。QaQb-10表示A相位超前于B; QAQB=01表示A滞后于B; QaQb-00表示AB同相位。
所述逻辑处理部分，用于先根据鉴频部分输出的结果，在本地时钟信号 和参考时钟信号频率不同时，利用二分查找法确定应对校正部分设置的给定 值，直到两者频率一致为止，然后根据鉴频部分输出的相位差确定应对校正 部分设置的给定值，直到两者相位一致，或者，在才艮据鉴相部分的结果调整 校正部分的给定值时，如果所述给定值每次增加或减小的值小于阈值，则认 为相位差在规定的范围之内，停止调节；如果不是，则继续调节，直到小于 所述阈值为止。
所述校正部分用于根据逻辑处理部分设置的给定值向所述压控振荡器 输出相应的电压，以调节该振荡器产生的本地时钟的频率和相位。请参照图 2，本实施例的校正部分一数模转换器DAC，逻辑处理部分可以将确定的数 值写入到该DAC的寄存器中，该DAC根据该数值转换出相压的模拟电压 信号输出到压控振荡器。
基于以上系统，本实施例利用数字锁相环实现时钟同步的方法包括以下 步骤
步骤101.将采用时钟恢复技术提取出的参考时钟信号和本地时钟信号 分频，使得分频后的参考时钟信号频率和期望得到的本地时钟信号频率一 致、占空比一致；
本实施例中，本地时钟信号是由OCXO产生的，不过也可以采用其它 形式的时钟发生装置。假定本地时钟的频率为10M,从光接口接收信号中提
取出的参考时钟信号为62.5M，作为本地时钟的参考时钟信号，将该62.5M 和10M时钟均分频到了 10KHz方波。分频器可以用FPGA的锁相环或触发 器构成。
步骤102.利用本地高速时钟信号，对采用时钟恢复技术提取出的参考 时钟信号和本地时钟信号进行计数和比较，判断两者频率是否一致，如果是， 执行步骤104，否则，执行步骤103;
本实施例中，利用本地晶振等方法产生一高速时钟信号，其频率为80M， 在其它实施方式中，具体频率可以根据锁相环响应锁定时间、本地时钟以及 分频器分频系数决定，当然也可以采用远端传来的外部高速时钟信号。利用 80M时钟信号对两个IOK信号高电平在一段时间内计数，如果计数结果一 致则认为二者频率一致，即本地时钟频率已经锁定在参考时钟频率；如果频 率不一致，则需要进^f于频率调节。
步骤103.根据本地时钟信号相对参考时钟信号的频率高低，调整DAC 输入寄存器的值，调整的步长根据差值采用二分查找的方法确定，直到两者 的频率一致，此时本地时钟频率已经锁定在参考时钟频率上；
本实施例采用16位的DAC7731,由FPGA置数控制，初始值置在DAC 可调整范围的中间值，即置数32767。比如在100ms内本地时钟频率计数值 大于参考时钟频率，则取定本地时钟比参考时钟频率低，应该增加DAC输 入寄存器的值，从而增大OCXO振荡频率。这时DAC按照二分查找法应该 置为(32767+65535 ) /2。如果本地时钟频率计数值仍大于参考时钟频率， 则((32767+65535 ) /2+65535 ) /2;如果本地时钟频率计数值此时小于参 考时钟频率，则((32767+65535) /2+32767) /2;同理，依次类推，直到 计数结果一致。
步骤104.锁相环进入鉴相状态，根据鉴相部分(PD)的结果调整DAC 输入寄存器的值；
具体地，当本地时钟相位超前参考时钟时，应该减小DAC输入寄存器 的值以减小振荡器输出频率；当本地时钟相位滞后参考时钟时，应该增加 DAC输入寄存器的值以增大振荡器输出频率。DAC输入寄存器的值仍然按 照二分查找法确定。从而使本地时钟最快速的锁定在参考时钟相位上。
步骤105.判断DAC每次增加或減小的值(文中也称为调节步长)是否 小于阈值，如果不是，则继续调节，直到该调节步长小于阈值为止，此时认 为锁相环已经稳定，结束。
在锁相环渐渐稳定时，锁相调整的步长越来越小，这时可以才艮据系统对 时钟的要求情况停止调整DAC,不一定要达到完全同相位的情况。比如步 长小于某个值，本实例中，当DAC每次增加或减小的值小于5时，认为锁 相环已经稳定，本地时钟已经可以满足要求，这时不需要再更改DAC输入 寄存器的值，以减小系统功耗。 一旦DAC需要调整的步长大于5,重新开 始上面的操作。
在上述实施例中，相位和频率是通过同一个DAC调节的，只不过工作 时间上先后次序的问题。可以理解为在系统初始时处于鉴频工作模式，二者 差距较大，调整步长较大，类似于粗调；系统逐渐稳定时处于鉴相工作模式， 二者差距较小，调整步长较小，类似于细调。
虽然结合示图上述应用详细描述了本发明的实施例，但这并不是本发明 实际应用唯一方法，对于本领域的熟练技术人员来说，仍可以对上述实施方 式作出修改而不改变本发明的实质和范围。明显，本发明方法和系统不局限 于TD-SCDMA系统的射频拉远单元中的时钟信号同步，而是可以广泛应用 于各种采用数字锁相环技术进行时钟同步的场合。
例如，本发明对DAC的置数不限于二分查找一种方法，其它查找方法 也可以，比如顺序查找、冒泡查找等，但二分查找是最佳方法。
权利要求
1、一种基于数字锁相环的时钟同步方法，包括以下步骤(a)将采用时钟恢复技术提取出的参考时钟信号和本地时钟信号分频，使得分频后的参考时钟信号频率和期望得到的本地时钟信号频率一致；(b)利用高速时钟信号对参考时钟信号和本地时钟信号进行计数和比较，判断两者频率是否一致，如果是，执行步骤(d)，否则，执行步骤(c)；(c)根据本地时钟信号相对参考时钟信号的频率高低，设置校正部分的给定值，从而调节本地时钟信号的频率，直到两者的频率一致；(d)锁相环进入鉴相状态，根据鉴相部分的结果设置校正部分的给定值，从而调节本地时钟信号的相位，直到两者相位一致或相位差在规定的范围之内。
2、 如权利要求1所述的时钟同步方法，其特征在于，所述步骤(d)中， 在根据鉴相部分的结果调整校正部分的给定值的过程中，如果所述给定值每 次增加或减小的值小于阈值，则认为相位差在规定的范围之内，此时认为锁 相环已经稳定，结束；否则继续调节，直到小于所述阈值为止。
3、 如权利要求1所述的时钟同步方法，其特征在于，所述步骤(a)中 在分频时，还要使得分频后的参考时钟信号频率和期望得到的本地时钟信号 的占空比一致。
4、 如权利要求1所述的时钟同步方法，其特征在于所述本地时钟信 号是由压控振荡器产生的，所述校正部分是一个数模转换器，用于根据设置 的所述给定值向该压控振荡器输出相应的电压值，以调节本地时钟信号的频率。
5、 如权利要求4所述的时钟同步方法，其特征在于所述步骤(c)和 步骤(d)中设置数模转换器的给定值时，是在可设置的给定值范围内，采 用二分查找法确定下一个给定值。
6、 一种基于数字锁相环的时钟同步系统，包括时钟恢复单元、振荡 器、两个分频器、鉴频部分、鉴相部分、逻辑处理部分和校正部分，其中所述时钟恢复单元用于通过时钟恢复技术从远端接收到的信息中提取出参考时钟信号，输出到一个分频器；所述振荡器用于产生本地时钟信号，输出到另一个分频器；所述两个分频器分别用于将参考时钟信号和本地时钟信号进行分频，使 得分频后的参考时钟信号频率和期望得到的本地时钟信号频率一致，然后将 两个分频后的信号均输出到所述鉴频部分和鉴相部分；所述鉴频部分用于根据一高速时钟信号对输入的经分频后本地时钟信 号和参考时钟信号进行计数，判断两者是否一致，并将判断结果输出到所述 逻辑处理部分；所述鉴相部分用于检测输入的经分频后本地时钟信号和参考时钟信号 的相位关系，输出到所述逻辑处理部分；所述逻辑处理部分，用于先根据鉴频部分输出的结果，在本地时钟信号 和参考时钟信号频率不同时，利用二分查找法确定应对校正部分设置的给定 值，直到两者频率一致为止，然后根据鉴频部分输出的相位差确定应对校正 部分设置的给定值，直到两者相位一致或相位差在规定的范围之内；所述校正部分用于根据逻辑处理部分设置的给定值向所述振荡器输出 相应的控制信号，以调节该振荡器产生的本地时钟的频率和相位。
7、 如权利要求6所述的时钟同步系统，其特征在于所述振荡器是压 控振荡器，所述校正部分是一个数模转换器，用于根据设置的所述给定值向 该压控振荡器输出相应的电压值，以调节本地时钟信号的频率。
8、 如权利要求6所述的时钟同步系统，其特征在于所述逻辑处理部 分在#4居鉴相部分的结果调整校正部分的给定值时，如果所述给定值每次增 加或减小的值小于阈值，则认为相位差在规定的范围之内，停止调节；如果 不是，则继续调节，直到小于所述阈值为止。
9、 如权利要求6所述的时钟同步系统，其特征在于所述逻辑处理部 分在设置数模转换器的给定值时，是在可设置的给定值范围内，采用二分查 找法确定下一个给定值。
10、 如权利要求6所述的时钟同步系统，其特征在于该系统为将射频 拉远单元本地时钟与光接口模块恢复出来的时钟信号同步系统。
全文摘要
本发明提供了一种基于数字锁相环的时钟同步方法及其系统。采用时钟恢复技术对提取出的参考时钟信号和本地时钟信号分频，利用高速时钟信号对参考时钟信号和本地时钟信号进行计数和比较，如果两者频率不一致，根据本地时钟信号相对参考时钟信号的频率高低，设置校正部分的给定值，直到两者的频率一致；然后锁相环进入鉴相状态，根据鉴相部分的结果设置校正部分的给定值，直到两者相位一致或相位差在规定的范围之内。采用本发明所述算法，能有效保证本地时钟与系统时钟快速稳定的同步，达到可靠通信的目的。不仅能应用于射频拉远单元的时钟同步，还可广泛地应用于其它需要进行时钟同步的场合。
文档编号H04L7/04GK101098220SQ200610090918
公开日2008年1月2日 申请日期2006年6月29日 优先权日2006年6月29日
发明者周代彬, 张成安 申请人:中兴通讯股份有限公司