专利名称：用于管理音频视频解码器中的存储器访问的方法和装置的制作方法
技术领域：
本发明涉及一种用于管理AV解码器的存储器访问的方法和装置，特别涉及一种用于管理在解码和重放多分量AV比特流中涉及的多路分解和数据处理的方法和装置。
背景技术：
AV数据是从诸如CD-ROM、VCD、S-VCD、DVD、或BD的存储媒体读取出的或通过传输信道接收的二进制数据，该AV数据包括去往一个或多个诸如音频、视频、或子画面的分量解码器组的多个段。在AV重放设备中，数据是从源(存储媒体或传输信道)以可以随时间变化、几乎不变、或是按扇区不变的第一数据速率而到达的；它们典型地被送到缓冲存储器，以补偿数据源和数据目的地(分量解码器)的各种瞬时或短期数据速率。
在读出光学媒体的情况下，缓冲存储器有时被称为寻轨缓冲器(trackbuffer)或机械缓冲器；这里，当输入数据流被中断时，它也被用来弥补(bridge)那些时间间隔。无论何时将光学拾取器送往媒体的不同位置以跳到不同的目的地址，就会发生这样的中断。在低数据消耗的情况下，例如当解码视频和/或音频信号的低活动片段时，作为缓冲器控制的一部分，也可能以将光学拾取器被反送回几个轨道的形式发生中断。
一般地，通常以定长的扇区来组织数据，并且扇区包括多个有效载荷。更普遍地，隐含地确保每个扇区的有效载荷只去往一个分量解码器。
在许多已知的AV解码器中，将数据段从寻轨缓冲器重新复制到与分量解码器关联的单独的解码器位缓冲器中。理论上，向所要去往的分量解码器递送每个数据段的任务是多路分解任务。在现有技术的设备中，扇区被读入到存储器中，然后将扇区的解码器有效载荷复制到适当的解码器位缓冲器。从每个解码器位缓冲器中，关联的解码器接收它的输入，并且通常将依次将该数据复制到在正常解码期间使用的内部工作存储器中。
EP 0917147A描述了用于改进寻轨缓冲器的控制的方法和装置，其中，向数据缓冲器中写入输入数据流，并且以下述方式控制输入数据流通过由软件多路分解器产生的链接列表，将来自输入数据流的至少一个输出数据流转发到关联的数据解码器。寻轨缓冲器TB和解码器位缓冲器被映射到同一物理存储器中，并且分量解码器使用链接列表技术直接地处理被初始地写入到寻轨缓冲器中的数据。这样，能够避免将数据从寻轨缓冲器TB重新复制到解码器位缓冲器中。
发明内容
已知的方法和装置可以被认为具有这样的缺点，即尽管它们避免了从寻轨缓冲器到解码器位缓冲器的复制操作，但当从解码器位缓冲器中将数据接收到现有技术的分量解码器所需要的解码器内部工作存储器中时，仍然必须执行复制操作。因为有效的压缩算法使用参考数据，所以解码器内部工作存储器是必要的，所述参考数据来源于先前的处理数据，如来源于先前所解码的信号或从其导出的预测信号。这样的参考数据典型地被保存在解码器内部存储器中，并且现有技术的分量解码器期望该存储器处于固定的或仅仅是可以偶尔作为解码器设置程序的一部分而被改变的地址。
首先将数据读取到存储器中，随后将同一数据复制到专用解码器存储器区域，这会导致需要很大的存储器访问带宽，并且因此导致昂贵的设备硬件费用。因此本发明要解决的一个问题是提高那个方面的存储器管理。本发明是通过可以完全地避免在一旦数据写入到存储器中后的任何数据复制或其内的数据移动而实现这一点的。
根据本发明的装置被连接到在地址空间中所包含的(cover)或是可寻址的存储设备。该装置具有两个或多个解码器，并且接收和解码以扇区组织的数据流，其中所述扇区包括单独去往解码器之一的有效载荷部分。至少一个解码器从地址空间的预定子集内生成解码器读取和/或写入地址，并且以那种方式请求要被写入到存储器的或要从存储器读取的数据。
根据本发明，该装置至多一次地将数据流的每个扇区写入到存储器设备中，它具有地址翻译器，用于将解码器地址翻译到没有被限制在预定子集内的翻译的地址中。该装置使用翻译的地址访问存储器设备。其优点在于以适度的额外硬件(即地址翻译器)为交换代价，避免了重复的写入和再写入(re-writing)同样的数据，因此大大地降低了存储器带宽需求。
有利地是，该装置的地址翻译器接收(对于扇区，它们是相继地被接收的)描述扇区的有效载荷部分的目的地的特定目的地信息和特定存储器地址，在该地址下，所接收的扇区被存储到存储器中；它还接收第二类存储地址，即所选择的一个解码器请求访问的那些数据的地址；它使用目的地信息和目前为止所接收的扇区的第一存储器地址将第二类存储器地址翻译成第三类存储器地址；并且它提供该第三类存储器地址，从而请求解码器能够在存储器中访问所请求的数据。它具有这样的优点，即所描述的机制实际上不限于请求从存储器中读取数据的解码器；它也能够被用于实现解码器希望在某个位置写入或改变存储器数据的请求。例如，在视频解码期间，当将重建画面计算作为预测画面的额外重合和解码预测错误时发生这样的修改。
有利地是，该装置的地址翻译器包括一组地址翻译单元，其每个与一个解码器相关联。每个地址翻译单元将去往与地址翻译单元关联的解码器的那些所接收的扇区的地址接收为第一类存储器地址，并且它将相关解码器请求访问的地址接收为第二类存储器地址。利用这些数据，地址翻译单元将第二类存储器地址翻译为第三类存储器地址，即这样的地址在所述地址下，关联的解码器能够实际访问它请求的数据。该结构具有比较规则的优点，因此它能够容易地被设计，并能依比例决定不同的解码器构造。
而且，有利地是，所描述的每个地址翻译单元包括一组地址翻译级(stage)，其每个具有分别并行连接的输入和输出。每个地址翻译级依次包括本地存储器装置，用于地址范围和地址偏置；地址比较器，检查出现在输入中的输入地址是否在地址范围内；加法器，用于向输入地址中添加地址偏置；以及门电路(gate)，用于如果检查结果是真，则向地址翻译级的输出传递加法结果。该结构具有下述优点，它包含以不导致额外时钟延迟的方式易于被实现的最简单的门逻辑。
根据本发明，在这样的装置中管理存储器访问，从而在第一存储器地址下将所接收的扇区的数据存储在存储器中；将所接收的扇区的第一存储器地址和目的地信息提供给地址翻译装置；当一个解码器从第二存储器地址中请求数据时，第二存储器地址被转发到地址翻译装置；在地址翻译装置中，第二存储器地址被翻译为第三存储器地址；使用第三存储器地址从存储器中检索所请求的数据并向解码器转发该请求的数据。该方法有利的是，允许继续使用传统的解码器设计，该传统的解码器设计期望它们的工作存储器处在整个地址空间的固定子集上，而实际存储器访问是在整个地址空间的任意的、分散的子集发生的，从而灵活地将它自己适应于任何次序或安排，其中输入扇区可以已经被写入到存储器中。
有利地是，当地址翻译装置包括一组其每个与一个解码器关联的地址翻译单元时，在提供步骤中，向与所接收的扇区的解码器关联的地址翻译单元提供第一存储器地址；在转发步骤中，向与请求数据的解码器关联的地址翻译单元提供第二存储器地址，并且在与请求数据的解码器关联的地址翻译单元中执行翻译步骤。这具有将整个计算分解为一组基本的和简单的数据处理的优点。
而且，它的优点在于，如果对于翻译，则将第二存储器地址与一组地址范围进行比较，并且使用与第二存储器地址所在的地址范围关联的地址偏置从第二存储器地址中计算第三存储器地址。
这种情况下，当一个解码器从开始于起始存储器地址并且结束于终止存储器地址的第二存储器地址的线性序列中请求数据时，翻译步骤有利地包括下述子步骤比较起始存储器地址和地址范围组；使用与起始存储器地址所在的地址范围关联的地址偏置，根据起始存储器地址计算所翻译的起始存储器地址；如果终止存储器地址也在地址范围内，则使用地址偏置根据终止存储器地址计算所翻译的终止存储器地址；使用所翻译的起始存储器地址和所翻译的终止存储器地址从存储装置中检索所请求的数据；以及如果终止存储器地址不在地址范围内，则使用所翻译的起始存储器地址和地址范围从存储器装置中检索所请求的数据的一部分，并且用所修改的起始存储器地址重复该子步骤。
换句话说，在本发明中，提供了专用的存储器管理，其在完全避免了RAM内的数据复制的同时，仍然向解码器提供工作的线性地址空间。描述了所提供的存储器管理的实现，其组成小的分立的地址转换逻辑，其容易地适配于用于数据读进的传统方法和解码器IC核之间。
在附图中描述了本发明的示例实施例，并且在下面的描述中更详细地解释了本发明的示例实施例。该解释使用了其中数据目的地是AV解码器或播放器的单独的分量解码器的示例。然而，对于本领域的技术人员来说明显的是，本发明的原理也可以被用于其中数据目的地是任何其它的数据消耗(consuming)或数据访问单元或子单元的系统中。在这种理解中，下面的术语“解码器”应当被理解为通常包括“数据接收装置(data sink)”、“数据目的地”或“数据访问器”。
在附图中图1示出了缓冲器中的扇区的配置的例子；图2示出了数据配置的第一个例子；图3示出了数据配置的第二个例子；图4示出了本发明的第一实现的框图；图5示出了本发明的第二实现的框图；图6以框图形式示出了具有存储器控制器和地址翻译单元的本发明的第三实现的部分；图7以框图形式示出了本发明的地址翻译单元的内部结构；图8以框图形式示出了本发明的地址翻译级(stage)的内部结构。
具体实施例方式
图1示出了在包括地址域101的子集的扇区缓冲器102内的扇区S1-Sn的配置的例子。将扇区S1-Sn指示为空闲扇区103或占用扇区104。如图1的例子中所示，占用扇区可以任意地分布在扇区缓冲器内。这种情况下的地址域101是文件管理器地址域。
图2和3示出了数据配置的例子，其中为了说明的简洁，假定所示的扇区缓冲器的部分包括所有占用扇区104，即没有空闲扇区103。附图的目的是说明通常，即使在占用扇区104内，仅仅扇区S1-S6的部分106、205、209组成解码器有效载荷。其余的的扇区内容204不是去往解码器的，所述扇区内容204典型地是控制信息，但也可以包括其它数据。假定该相关和不相关数据的这种配置，存储器管理单元或MMU必须提供仅仅对于扇区的解码器有效载荷部分的访问。因此，可以认为MMU向解码器提供解码器地址域208的数据，并且图2和3根据一个文件管理器地址域201比较说明了如何选择性地取得两个不同解码器地址域208、210的数据。从文件管理器地址域201到解码器地址域208、210的转换可以被形象化为穿过逻辑地址域边界206。
必须注意的是，图2和3中所示的扇区S1-S6的序列是概念性的，而不对应于其数据流或其部分。在向数据缓冲器中写入输入数据流的现有技术中，仅当扇区被告知是空闲的或再次空闲以接收数据时，以随机次序使用或重新使用扇区。当然，在重置或打开电源后，整个数据缓冲器是空闲的。这种情况下，或多或少地可能偶然发生将暂时连续的输入扇区物理地存储在连续的存储器位置上。而数据流以读取或接收次序指定扇区的序列，图2和3中所示的扇区的序列以地址次序示出了它们，即附图象征性地示出了存储器内容。
在图2中，上面的部分示出了文件管理器地址域201，包括扇区S1-S6的扇区缓冲器202位于其中。示出了扇区S1-S6，以包括去往解码器DA、DB、和DC的开销(overhead)数据204和解码器有效载荷数据205。尽管未示出，但是扇区S1-S6内的有效载荷数据205的位置和尺寸通常可以随扇区不同而不同。图2的中间和下面的部分则象征性地示出了地址域边界206，穿过该边界206，去往解码器DA的解码器有效载荷205被重新用于(参见207)解码器DA地址域208中。该例子还说明了不仅仅是绝对位置，而且甚至解码器地址域208中的扇区有效载荷的次序也可以与文件管理器地址域201内的包含的扇区S1-S6的次序部分地不同。当然，必须以某种方法指示这样的不规则的或转换的有效载荷次序。其可以通过解码器有效载荷内或开销数据内的信息来明确地指示，或其可以从管理数据流的规则或存储到存储器内的方式隐含地导出。
图3首先基于扇区S1-S6的同一序列，然后示出了将解码器DC有效载荷209重新用于(参见207)解码器DC地址域210中。再一次，在两个地址域201、210之间转换有效载荷的次序。在解码器地址域210中，甚至存在一个解码器DC有效载荷211需要从文件管理器地址域中的扇区有效载荷中进行检索，或者与文件管理器地址域中的扇区有效载荷关联。根据正在讨论的应用格式来定义直到必须得到这样的延迟的有效载荷所允许的最大延迟时间。
图4示出了本发明的第一实现，其具有将连接(参见402)至扇区缓冲器空间映射403的文件管理器401。文件管理器401具有接收扇区流404的输入，并且它具有连接至扇区缓冲器405的数据输出410，以及连接至多路分解器407的控制输出406。多路分解器407具有到扇区缓冲器405的读取接入408以及连接至存储器控制器411的控制输出409。存储器控制器411具有到扇区缓冲器405的数据访问423、以及连接至两个或更多的解码器DA、DB、DC的输入的输出422，存储器控制器411对于两个或更多的解码器DA、DB、DC的每一个保持(参见415)有效载荷映射412、413、414。每个解码器DA、DB、DC具有用于请求数据访问的控制输出416、417、418；控制输出416、417、418被连接至存储器控制器411。每个解码器具有用于所解码的数据的另一个输出419、420、421。
无论何时文件管理器401接收到扇区流的输入扇区404，它就从扇区缓冲器空间映射403中检索(参见402)地址WA，地址WA指示在准备好接收新数据的扇区缓冲器405中的空闲空间或不再使用的空间。然后文件管理器401在从地址WA起始的地址上将扇区写入(参见410)到扇区缓冲器405，将扇区缓冲器空间映射403中的地址WA标记为不再空闲，并且向多路分解器407指示(参见406)可用的新扇区和用于存储它的地址WA。多路分解器407使用地址WA检查扇区缓冲器405中的新扇区，并且提取或另外生成有效载荷位置信息PPI和目的地信息DI，这两个信息都被多路分解器407转发(参见409)至存储器控制器411。存储器控制器411使用目的地信息DI将有效载荷位置信息PPI转发(参见415)至与有效载荷的目的地关联的有效载荷映射412、413、414中的一个。
从那时起，无论何时解码器DA、DB、DC向存储器控制器411发送(参见416、417、418)数据请求，存储器控制器411使用与请求解码器DA、DB、DC关联的有效载荷映射412、413、414向请求解码器DA、DB、DC递送(参见422)所请求的数据RD，或允许请求解码器DA、DB、DC对所请求的数据RD进行写入访问。
上面已描述，输入扇区如何在空闲扇区地址WA被写入扇区缓冲器中，其因此被标记为不再空闲。相应地，只要一知道扇区不再被任何解码器所需要，则在扇区缓冲器空间映射403中将其地址WA标记为空闲。该快速和简单的操作足以保证在地址WA的存储器早晚会被再次使用，即覆盖(overwritten)，以检索新的输入扇区。
在AV数据解码的情况下，依据所存在的数据、用户的选择和装置设置，可以预先知道去往解码器DA、DB、DC的某几个的有效载荷数据在正在进行的回放期间不再需要。最典型的例子是多音频情况下的未选择音频信道。如果是这种情况，则典型地将是多路分解器407识别所附属的扇区，并将它们从任何进一步的处理中排除。换句话说，为了尽可能更多更早地避免扇区缓冲器充满垃圾，人们也可以将该性能实现到文件管理器401中，其在这种情况下需要至少它自己的基本多路分解性能。因此，本描述中给出的任何处理步骤应当被理解为在数据流内涉及许多但不是必须涉及有效载荷的部分或所有的扇区。
图5示出了本发明的第二实现，其中相同的数字指示与图4相同的单元。这种情况下，不是文件管理器501来处理扇区缓冲器中的新扇区的存储和释放。而是，这里称为存储管理单元或MMU 506的扩展存储器控制器来执行这个任务。该方法以MMU 506比存储器控制器411更复杂为代价降低了文件管理器501所需的处理能力。
该实现具有连接(参见502)至存储器管理单元506的文件管理器501，并且具有接收扇区流404的输入。存储管理单元506连接(参见503)至扇区缓冲器空间映射403，它具有连接至扇区缓冲器405的数据输出505，并且它具有连接至多路分解器407的控制输出504。多路分解器407的控制输出409被连接至存储器管理单元506。
在这种情况下，无论何时文件管理器501接收扇区流的输入扇区404，它就将其转发(参见502)到存储器管理单元506。然后，存储器管理单元506从扇区缓冲器空间映射403中检索(参见503)地址WA，将扇区写入(参见505)到地址WA的扇区缓冲器405中，并且向多路分解器407指示(参见504)新扇区的可用性和用于存储它的地址WA。多路分解器407向存储器管理单元506转发(参见409)有效载荷位置信息PPI和目的地信息DI。存储器管理单元506使用目的地信息DI向与有效载荷的目的地关联的有效载荷映射412、413、414中的一个转发(参见415)有效载荷位置信息PPI。
图6示出了本发明的第三实现的一部分，包括可与图4和5的有效载荷映射412、413、414相互替代的地址翻译单元601、602、603。这里，存储器控制器607具有到扇区缓冲器(未示出)的数据访问423，并且具有如前所述的被连接至两个或多个解码器DA、DB、DC的输入的输出422。如前所述，每个解码器DA、DB、DC具有用于请求数据访问的控制输出611、612、613；但是这里的这些控制输出分别地被连接至与解码器DA、DB、DC关联的地址翻译单元601、602、603。每个地址翻译单元601、602、603具有用于从存储器控制器607接收有效载荷位置信息PPI的控制输入608、609、610。它也具有用于向存储器控制器607发送翻译数据请求TDR的控制输出604、605、606。
无论何时接收到输入扇区并将其写入到扇区缓冲器中，存储器控制器607使用目的地信息DI向与有效载荷的目的地关联的地址翻译单元601、602、603中的一个转发(参见608、609、610)有效载荷位置信息PPI。当然，换句话说，对于被分别地连接至存储器控制器607的每个地址翻译单元601、602、603，也可以使用类总线(bus-like)连接。这种情况下，存储器控制器607必须不仅将有效载荷位置信息PPI放到总线上，而且也要将目的地信息DI或某类的等价标识符放到总线上，以允许相关的地址翻译单元601、602、603进行反应并且从总线上检索PPI。解码器DA、DB、DC向与它们关联的地址翻译单元601、602、603发送(参见611、612、613)所有数据请求，所述地址翻译单元翻译所请求的数据地址并且向存储器控制器607发送所得的翻译的数据请求TDR。存储器控制器607使用翻译的数据请求TDR读取访问(参见423)扇区缓冲器(未示出)，并且向请求解码器DA、DB、DC传递(参见422)所请求的数据RD。相应地，对于写入访问请求，存储器控制器607从请求解码器DA、DB、DC中接收(参见422)所请求的数据TD，并且使用翻译的数据请求TDR向扇区缓冲器(未示出)中存储(参见423)数据。
图7以框图形式示出了假定与解码器DA关联的地址翻译单元601的内部结构；同样的结构适用于所有地址翻译单元以及它们分别关联的解码器。地址翻译单元601具有一个或多个地址翻译级组702、703、704，以及控制逻辑701。每个地址翻译级702、703、704能够本地地存储有效载荷位置信息PPI，其惯于实现解码器DA的有效载荷所请求的地址映射的一个线性子集。依据解码器DA当前工作的数据分段，用于解码器DA的在任何时间都有效的地址映射包括不同数量的这样的线性子集，并且因此需要不同数量的地址翻译级以实现这些。因而，必须示例出适当数目的地址翻译级，在任何示例中，每个地址翻译级可以是激活或无效的状态。翻译级的数目依赖于诸如扇区尺寸或最大允许存储尺寸的其它全局系统参数。
当已经接收到去往解码器DA的输入扇区时，控制逻辑701通过其输入608接收相关的有效载荷位置信息PPI，将它转发(参见705、706、707)至一个无效的地址翻译级702、703、704，以在本地存储该有效载荷位置信息，并且将该地址翻译级设置到激活状态中。
从解码器DA接收(参见611)的数据请求被内部并行地转发(参见708)到所有地址翻译级702、703、704。依据所请求的数据地址落在哪一个线性子集中，地址翻译级702、703、704中激活的一个然后将翻译所请求的数据地址，并且将输出(参见604)所得的翻译的数据请求TDR。
图8以框图形式示出了地址翻译级702的内部结构；同样的结构适用于所有的地址翻译级。通过其接收有效载荷位置信息PPI的地址翻译级702的输入连接705被连接至起始地址存储器801、终止地址存储器802、以及地址偏置存储器803。无论何时接收到有效载荷位置信息PPI，就从那里导出起始地址、终止地址、和地址偏置，并且分别地将它们写入到这些存储器中。起始地址存储器801和结束地址存储器802的内容被转发(参见807、808)到地址范围比较器804，而地址偏置存储器803的内容被转发到加法器805。通过数据请求输入611，接收到相关联的解码器请求访问的那些数据的地址。向地址范围比较器804转发(参见809)所请求的地址，其中检查所请求的地址是否在起始地址和终止地址定义的地址范围内。检查结果被用于(参见806)控制门电路(gate)810。每个所请求的地址被并行地转发到地址范围比较器804，每个所请求的地址也被转发到加法器805，其中将它加上地址偏置存储器803的内容。如果地址范围比较器804的检查是肯定的，则经由门电路810将加法结果连接到地址翻译级702的输出控制604，其中，地址翻译级702构成翻译的数据请求TDR。
换句话说，本发明描述了一种用于接收和解码在扇区S1-S6中组织的多路复用的数据流404的装置和方法，Sn包括分别去往两个或多个解码器DA、DB、DC中的一个的有效载荷部分205。该装置被连接至在地址空间101、201中可寻址的存储设备405。解码器DA、DB、DC中的至少一个从预定的地址范围中生成作为地址空间101、201的真子集的读取和/或写入地址416-418、611-613。为了避免由将已包括在存储器405内的数据移动到解码器地址范围中所导致的附加存储器访问，该装置具有地址翻译器411、506、601、602、603，这些地址翻译器将解码器地址416-418、611-613翻译为翻译的地址TDR，604、605、606，并且使用翻译的地址访问(参见423)存储设备405。
权利要求
1.一种用于接收和解码多路复用的数据流(404)的装置，该装置被连接到在地址空间(101，201)内可寻址的存储设备(405)，并具有两个或多个解码器(DA、DB、DC)，其中，在包括分别去往解码器(DA、DB、DC)中的一个的有效载荷部分(205)的扇区(S1-S6，Sn)中组织数据流(404)，其中，至少装备了用于读取和写入的解码器(DA、DB、DC)中的一个，以从地址空间(101、201)的预定子集内生成解码器地址(416、417、418、611、612、613)，其特征在于该装置被装备为至多一次地将每个数据流的扇区写入(410、505)到存储设备(405)中，并且该装置具有将解码器地址(416、417、418、611、612、613)翻译为翻译的地址(TDR，604、605、606)的地址翻译器(411、506、601、602、603)，并且其使用翻译的地址(TDR，604、605、606)用于访问(423)存储设备(405)。
2.如权利要求1所述的装置，其中，通过目的地信息(DI)描述有效载荷部分的目的地，该装置的特征还在于装备和配置了地址翻译器(411、506、601、602、603)，以-对于多个所接收的扇区，接收它们的特定目的地信息(DI)和第一存储地址(PPI，409)，它们在第一存储地址(PPI，409)下已被存储在存储设备(405)中；-接收所选择的解码器(DA、DB、DC)中的几个请求的数据的第二存储地址(416-418、611-613)；-使用所接收的扇区的目的地信息(DI)和第一存储地址(PPI，409)，将第二存储地址(416-418、611-613)翻译为第三存储地址(TDR，604、605、606)；以及-提供第三存储地址(TDR，604、605、606)，用于从存储器(405)中检索(423)所请求的数据。
3.如权利要求2所述的装置，其中，所述地址翻译器包括其每个与解码器(DA、DB、DC)中的一个关联的一组地址翻译单元(601、602、603)，其中，装备和配置每个地址翻译单元(601-603)，以接收(608-610)去往相关解码器(DA、DB、DC)的那些所接收的扇区的第一存储地址(PPI)，并且接收被相关联的解码器(DA、DB、DC)请求的那些数据的第二存储地址(611-613)，并且装备每个地址翻译单元(601-603)以对于由相关联的解码器(DA、DB、DC)所请求的那些数据，将第二存储地址(611-613)翻译为第三存储地址(TDR，604-606)。
4.如权利要求3所述的装置，其中，所述地址翻译单元(601-603)包括其每个具有输入(708)和输出(604)的一组地址翻译级(702-704)，其中地址翻译级(702-704)的输入和输出的每个是并行地连接的，并且其中地址翻译级(702-704)包括本地存储器装置(801-803)，用于地址范围并用于地址偏置；地址比较器(804)，其检查在输入(611、809)中存在的输入地址是否在地址范围(807、808)内；加法器(805)，用于向输入地址(611)中添加地址偏置(803)；以及门电路(810)，如果检查为真(806)时，向地址翻译级(702-704)的输出(604)传递加法器(805)的输出。
5.一种用于在接收和解码组织在扇区(404)序列中的数据的装置中的管理存储器访问的方法，所述扇区的每个包括去往由扇区的目的地信息(DI)描述的解码器(DA、DB、DC)预定组中的一个的数据(205)，该方法的特征在于下述步骤-存储步骤，将所接收的扇区的数据存储(410、505)在第一存储器地址(PPI)的可检索的存储装置(405)中，-提供步骤，向地址翻译装置(411、506)提供所接收的扇区的第一存储地址(PPI)和目的地信息(DI)，-转发步骤，当解码器(DA、DB、DC)中的一个从第二存储地址(416-418)中请求数据时，向地址翻译装置(411、506)转发第二存储地址(416-418)，-翻译步骤，在地址翻译装置(411、506)中将第二存储地址(416-418)翻译为第三存储地址(TDR，604-606)，-检索步骤，使用第三存储地址(TDR，604-606)从存储装置(405)中检索所请求的数据，并且向解码器(DA、DB、DC)转发该数据。
6.如权利要求5所述的方法，其中，所述地址翻译装置包括其每个与解码器(DA、DB、DC)中的一个关联的一组地址翻译单元(601-603)；其中，在提供步骤中，向与所接收的扇区的解码器(DA、DB、DC)关联的地址翻译单元(601-603)提供第一存储地址(PPI)；其中，在转发步骤中，向与请求数据的解码器(DA、DB、DC)关联的地址翻译单元(601-603)转发第二存储地址(416-418、611-613)；并且其中，在与请求数据的解码器(DA、DB、DC)关联的地址翻译单元(601-603)中执行翻译步骤。
7.如权利要求5或6所述的方法，其中，翻译步骤包括子步骤-比较步骤，将第二存储地址(611、809)与其每个与地址偏置(803)关联的一组地址范围(801、802、807、808)进行比较(804)，-计算步骤，使用与第二存储地址(611、809)所属的地址范围(801、802、807、808)关联的地址偏置(803)，根据第二存储地址(611)计算(805)第三存储地址(811)。
8.如权利要求7所述的方法，其中当解码器(DA、DB、DC)中的一个从开始于起始存储地址并结束于终止存储地址的第二存储地址(416-418、611-613)的线性序列中请求数据时，所述翻译步骤包括子步骤-比较步骤，将起始存储地址和地址范围组进行比较(804)；-计算步骤，使用与起始存储地址所属的地址范围(801、802、807、808)关联的地址偏置(803)，根据起始存储地址计算(805)所翻译的起始存储地址(811)；-计算步骤，如果终止存储地址也在地址范围内，则使用地址偏置根据终止存储地址计算所翻译的终止存储地址，并且使用所翻译的起始存储地址和所翻译的终止存储地址从存储装置中检索所请求的数据；-检索步骤，如果终止存储地址在地址范围外，则使用所翻译的起始存储地址和地址范围从存储装置中检索所请求的数据的一部分，并且使用修改的起始存储地址重复子步骤。
全文摘要
本发明描述了一种用于接收和解码在扇区(S1－S6，Sn)中组织的多路复用的数据流(404)的装置和方法，扇区(S1－S6，Sn)包括分别去往两个或多个解码器(DA，DB，DC)中的一个的有效载荷部分(205)。该装置被连接至在地址空间(101，201)中可寻址的存储设备(405)。解码器(DA，DB，DC)中的至少一个从预定的地址范围中生成作为地址空间(101，201)的真子集的读取和/或写入地址(416－418，611－613)。为了避免由将已包括在存储器405内的数据移动到解码器地址范围中所导致的附加存储器访问，该装置具有地址翻译器(411，506，601，602，603)，这些地址翻译器将解码器地址(416－418，611－613)翻译为翻译的地址(TDR，604，605，606)，并且使用翻译的地址访问(423)存储设备(405)。
文档编号H04N5/00GK1901072SQ200610103108
公开日2007年1月24日 申请日期2006年7月3日 优先权日2005年7月1日
发明者马科·温特 申请人:汤姆森特许公司