专利名称：对称d型触发器和包含其的相位频率检测器的制作方法
技术领域：
本发明涉及对称D型触发器和包含它的相位频率检测器，尤其涉及通过对称路径输出输出信号和经反相的输出信号，以便缩小两个信号之间的相差的对称D型触发器和包含对称D型触发器的相位频率检测器。
背景技术：
一般说来，在数字数据通信系统中，用于信号同步的锁相环(PLL)或延迟锁定环(DLL)广泛用于高速发送可靠数据。
PLL通常包括相位频率检测器(PFD)、电荷泵、环路滤波器、压控振荡器(VCO)和除法器。
PFD检测参考信号和来自VCO的反馈信号之间的相差以输出上升信号UP和下降信号DN。上升信号UP和下降信号DN用作通过电荷泵和环路滤波器控制VCO的电压控制信号。
PFD可以划分成动态逻辑PFD和互补逻辑PFD。由于动态逻辑PFD存在对相对于输入信号的偏移敏感和功耗大的缺陷，人们更频繁地使用互补逻辑PFD。
互补逻辑PFD检测参考信号和反馈信号之间的相差，以差分信号的形式将输出信号输出到电荷泵。也就是说，互补逻辑PFD输出上升信号UP(或经反相的上升信号UPB)和下降信号DN(或反相下降信号DNB)。能够与差分信号接口的差动电荷泵要求使用互补逻辑PFD。
但是，由于内置D型触发器的结构，传统互补逻辑PFD不可避免地存在传播延迟。
图1是用在传统PFD中的D型触发器的电路图。
参照图1，传统D型触发器10包括锁存外部所施加的数据的主单元，即，第一锁存单元20并且接收来自第一锁存单元20的数据和存储该数据的从单元，即，第二锁存单元30。
受经反相的时钟信号CLKB控制的第一切换元件40也位于数据输入端和第一锁存单元20之间。受时钟信号CLK控制的第二切换元件50位于第一锁存单元20和第二锁存单元30之间。
第一切换元件40和第二切换元件50可以用反相器型的传输门实现。例如，当作为控制信号的反射时钟信号CLKB转换到高电平时，第一切换元件40起作用，使输入数据反相，将反相输入数据D输出到第一锁存单元20。相反，当经反相的时钟信号转换到低电平时，第一切换元件40不起作用，中断数据发送。这种反相器型的传输门公开在已公布韩国专利第2002-47251号中。
接着，第一锁存单元20包括接收第一切换元件40的输出和经反相的重置信号RNB的NOR(异或)门21和受时钟信号CLK控制并且并联地与NOR门21反向耦合的第三切换元件22。
另外，第二锁存单元30包括接收第二切换元件50的输出和重置信号RN的NAND(与非)门31和受经反相的时钟信号CLKB控制并且并联地与NAND门31反向耦合的第四切换元件32。
在这种情况下以便输出输出信号Q的第一反相器60被布置成与NAND门31的输出端和第四切换元件32的输入端连接。第二和第三反相器70和80输出经反相的输出信号QB并且串联地相互耦合。
当时钟信号CLK转换到低电平和重置信号RN转换到高电平时，第一和第四切换元件40和32起作用并且第二和第三切换元件50和22不起作用。因此，输入数据D从数据输入端传送到主单元，但从主单元到从单元的数据传输中断了。因此，第一和第二锁存单元20和30处在维持先前状态数据的保持状态。
当时钟信号CLK转换到高电平时，第二和第三切换元件50和22起作用并且第一和第四切换元件40和32不起作用。因此，可以将先前状态数据传送到第二锁存单元30。
另一方面，当清除数据的重置信号RN转换到低电平时，将低电平信号供应给第二锁存单元30的NAND门31，使NAND门31的输出与第三切换元件50的输出信号无关地具有高电平。因此，与通过第一反相器60反相的信号相对应的输出信号Q被重置成‘0’。相反，通过第二和第三反相器70和80的经反相的输出信号QB被重置成‘1’。
图2是例示如图1所示的传统D型触发器的缺点的示意图。
参照图2，传统D型触发器10在输出来自第二锁存单元的输出信号Q的输出端中只包括第一反相器60，而在输出经反相的输出信号QB的反相输出端中包括第二和第三反相器70和80。也就是说，不止一个反相器包括在反相输出端中。
因此，在完成上述的设置操作和重置操作的设置操作路径和重置操作路径之间存在如图2所示的一个反相器延迟时间的路径差。因此，在设置和重置操作中输出信号Q总是超前经反相的输出信号QB。
上述现象在将UP和UPB信号或DN和DNB信号输出到差动电荷泵的PFD中引起UP和UPB信号之间或DN和DNB信号之间的时间差。这个时间差是差动电荷泵中电流失配的主要根源。
发明内容
于是，本发明的示范性实施例旨在基本解决由现有技术的局限性和缺点引起的一个或多个问题。
本发明的一些示范性实施例提供了通过对称路径输出输出信号和经反相的输出信号，以便缩小两个信号之间的相差的对称D型触发器。
本发明的其它示范性实施例提供了含有对称D型触发器，使上升信号UP和经反相的上升信号UPB、和/或下降信号DN和反相下降信号DNB精确地输出到差动电荷泵的相位频率检测器(PFD)。
根据第一方面，本发明面向包括第一锁存单元和第二锁存单元的对称D型触发器。第一锁存单元锁存从外部源接收的数据信号。第二锁存单元接收来自第一锁存单元的经锁存的数据信号以便输出输出信号和经反相的输出信号。输出信号的路径和经反相的输出信号的路径具有相互对称的结构。
对称D型触发器可以进一步包括第一切换元件和第二切换元件。第一切换元件耦合在接收数据信号的数据输入端和第一锁存单元之间并且受从外部源接收的经反相的时钟信号控制。第二切换元件耦合在第一锁存单元和第二锁存单元之间并且受从外部源接收的时钟信号控制。
第一切换元件当经反相的时钟信号与高电平相对应时，可以使接收的数据信号反相以便将反相数据信号发送到第一锁存单元并且当经反相的时钟信号与低电平相对应时，可以中断数据信号的发送。另外，第二切换元件当时钟信号与高电平相对应时，可以使锁存在第一锁存单元中的数据信号反相以便将数据信号发送到第二锁存单元并且在时钟信号与低电平相对应时，可以中断数据信号的发送。
第一锁存单元可以包括接收第一切换元件的输出和经反相的重置信号的第一NOR门并且受时钟信号控制并且并联地与第一NOR门反向耦合的第三切换元件。
第二锁存单元可以包括与第二切换元件的输出端耦合的第一反相器；配置成接收第一反相器的输出和重置信号的NAND门；配置成使NAND门的输出反相以输出NAND门的经反相的输出作为输出信号的第二反相器；与第二切换元件的输出端耦合并且配置成受电源电压控制的传输门；配置成接收传输门的输出和经反相的重置信号的第二NOR门；配置成使NOR门的输出反相以输出NOR门的经反相的输出作为经反相的输出信号的第三反相器；和反向耦合在第二切换元件和第二NOR门的输出端之间并且配置成受经反相的时钟信号控制的第四切换元件。
在设置操作中，第二锁存单元通过第一反相器、NAND门和第二反相器输出输出信号并且通过传输门、第二NOR门和第三反相器输出经反相的输出信号。在重置操作中，第二锁存单元通过NAND门和第二反相器输出输出信号并且通过第二NOR门和第三反相器输出经反相的输出信号。
根据另一个方面，本发明面向包括第一D型触发器、第二D型触发器、AND门和延迟单元的相位频率检测器(PFD)。第一D型触发器通过第一时钟输入端接收参考信号，输出当检测到参考信号的上升沿时使上升信号转换到高电平的上升信号和经反相的上升信号。在第一D型触发器中，通过与输出上升信号的第一路径对称的第二路径输出经反相的上升信号，以便上升信号和经反相的上升信号同时转换。第二D型触发器通过第二时钟输入端接收反馈信号，输出当检测到反馈信号的上升沿时使下降信号转换到高电平的下降信号和反相下降信号。在第二D型触发器中，通过与输出下降信号的第三路径对称的第四路径输出反相下降信号，以便下降信号和反相下降信号同时转换。AND门对从第一和第二D型触发器输出的上升信号和下降信号进行AND运算。延迟单元将AND门的输出延迟预定时间并且将AND门的经延迟的输出提供给第一和第二D型触发器的重置端。
第一D型触发器可以包括第一锁存单元和第二锁存单元。第一锁存单元锁存从外部源接收的数据信号。第二锁存单元接收来自第一锁存单元的经锁存的数据信号并且提供上升信号UP和经反相的上升信号UPB。第二锁存单元含有分别输出上升信号UP和经反相的上升信号UPB的对称第一和第二路径。
第一D型触发器可以进一步包括耦合在数据输入端和第一锁存单元之间并且配置成受作为参考信号的反相信号的经反相的参考信号控制的第一切换元件；和耦合在第一锁存单元和第二锁存单元之间并且配置成受参考信号控制的第二切换元件。
第一切换元件当经反相的参考信号与高电平相对应时，使接收的数据信号反相，将数据信号发送到第一锁存单元并且在经反相的参考信号与低电平相对应时，中断数据信号的发送。另外，第二切换元件当经反相的参考信号与高电平相对应时，使第一锁存单元中的经锁存的数据信号反相以便将数据信号发送到第二锁存单元并且在经反相的参考信号与低电平相对应时，中断数据信号的发送。
第一锁存单元可以包括配置成接收第一切换元件的输出和经反相的重置信号的第一NOR门；并且并联地与第一NOR门反向耦合并且配置成受参考信号控制的第三切换元件。
第二锁存单元可以包括与第二切换元件的输出端耦合的第一反相器；配置成接收第一反相器的输出和重置信号的NAND门；配置成使NAND门的输出反相以输出NAND门的经反相的输出作为上升信号的第二反相器；与第二切换元件的输出端耦合并且配置成受电源电压控制的传输门；配置成接收传输门的输出和经反相的重置信号的第二NOR门；配置成使NOR门的输出反相以输出NOR门的经反相的输出作为经反相的上升信号的第三反相器；和反向耦合在第二切换元件和第二NOR门的输出端之间并且配置成受经反相的参考信号控制的第四切换元件。
在设置操作中，第二锁存单元可以通过第一反相器、NAND门和第二反相器输出上升信号并且可以通过传输门、第二NOR门和第三反相器输出经反相的上升信号。在重置操作中，第二锁存单元可以通过NAND门和第二反相器输出上升信号并且可以通过第二NOR门和第三反相器输出经反相的上升信号。
第二D型触发器可以通过与第一D型触发器相同的对称结构的对称第三和第四路径输出下降信号和反相下降信号。在第二D型触发器中，输入下降信号取代上升信号并且输入反馈信号取代参考信号。
通过更具体地描述如附图所示的本发明的优选方面，本发明的上述和其它目的、特征和优点将更加清楚，在附图中，相同的标号自始至终表示相同的部件。附图未必按比例画出，而是把重点放在例示本发明的原理上。
图1是用在传统PFD中的D型触发器的电路图；图2是例示如图1所示的传统D型触发器的缺点的示意图；图3是例示PLL的方块图；图4是例示控制如图3所示的VCO的控制电压的变化的图形；图5是例示如图4所示的REGION 1中主要信号的状态的时序图；图6是例示如图4所示的REGION 2中主要信号的状态的时序图；图7是例示如图4所示的REGION 3中主要信号的状态的时序图；图8是例示包括根据本发明实施例的对称D型触发器的PFD的电路图；图9是例示如图8所示的第一D型触发器的电路图；图10是例示如图9所示的第一D型触发器的设置操作路径和重置操作路径的示意图；图11是例示如图1所示的传统D型触发器的信号的输出的图形；和图12是例示如图10所示的第一D型触发器的信号的输出的图形。
优选实施例详述在下文中，将参照附图详细描述本发明的示范性实施例。
应该明白，尽管术语“第一”、“第二”等在本文中可以用于描述各种元件，但这些元件不应该受这些术语限制。使用这些术语来区分元件。例如，可以将第一元件命名为第二元件，类似地，也可以将第二元件命名为第一元件，这不偏离本发明的范围。正如本文使用的那样，术语“和/或”包括一个或多个相关列出项的任何和所有组合。
应该明白，当一个元件被称为与另一个元件“连接”或“耦合”时，它可以直接与另一元件连接或耦合或可能存在介入元件。相反，当一个元件被称为与另一个元件“直接连接”或“直接耦合”时，不存在介入元件。用于描述元件之间关系的其它词汇应该以相同的方式解释(例如，“在...之间”与“直接在...之间”、“与...相邻”与“直接与...相邻”等)。
本文使用术语的目的是为了描述特定实施例，而不是打算限制本发明。正如本文使用的那样，除非在上下文中另有清楚表明，单数形式“一个”和“该”也有意包括复数形式。还应该明白，术语“包含”和/或“包括”当用在本文中时，规定存在所述特征、整数、步骤、操作、元件、和/或部件，但不排除存在或附加一个或多个其它特征、整数、步骤、操作、元件、部件、和/或它们的组群。
除非另有定义，用在本文中的所有术语(包括技术和科学术语)具有与本领域的普通技术人员通常所理解相同的含义。还应该明白，像定义在通用词典中的那些那样的术语应该解释为具有与它们在相关技术背景下的含义一致的含义并且除非在本文中明确这样定义，不应该理想化或过分正式地加以解释。
图3是例示根据本发明示范性实施例的PLL的方块图。
参照图3，PLL 1000包括PFD 100、电荷泵200、环路滤波器300、VCO 400和除法器500。
PFD 100通过将参考信号FREF，即，输入信号与反馈信号FEED相比较，生成含有有关相差的信息UP/UPB信号和DN/DNB信号。将生成的UP/UPB信号和DN/DNB信号供应给电荷泵200并且响应相差生成电流信号ICT。
生成的电流信号ICT通过环路滤波器300转换成电压信号，然后，作为VCO 400的控制电压VCT提供。VCO 400响应控制电压VCT的电平，生成频率可变时钟信号FVCO。生成的时钟信号FVCO由除法器500除以某个除数，然后，作为反馈信号FEED再次提供给PFD 100。
图4是例示控制VCO 400的控制电压VCT的变化的图形。
参照图4，控制电压VCT的变化大体上可以划分成三个区域REGION 1、REGION 2和REGION 3。在REGION 1中，控制电压VCT的电平单调不稳定地增加和减小。在REGION 2中，控制电压VCT的电平交替增加和减小并且收敛到某个电平。另外，在REGION 3中，即，在锁定区域中，控制电压的电平稳定在某个电平上。
图5是例示如图4所示的REGION 1中主要信号的状态的时序图。
参照图5，在REGION 1中，在参考信号FREF和反馈信号FEED之间存在频率差和偏移差并且UP和DN信号之一的脉冲宽度相对较宽。如上所述，控制电压VCT不是一致的而是单调增加。在这个REGION 1中，PFD 100起频率检测器的作用。
图6是例示如图4所示的REGION 2中主要信号的状态的时序图。
参照图6，在REGION 2中，参考信号FREF和反馈信号FEED之间的差异相对较小。UP和DN信号的脉冲宽度非常窄并且UP和DN信号大多数时间保持在‘0’状态。如上所述，在REGION 2中，控制电压VCT的电平交替增加和减小并且收敛到某个电平。在这个REGION 2中，PFD 100起相位检测器的作用。
图7是例示如图4所示的REGION 3中主要信号的状态的时序图；参照图7，反馈信号FEED基本上与参考信号FREF相同并且在两个信号之间没有相位偏移。上升信号UP和下降信号DN两者都不变并且控制电压VCT存在规则纹波。在REGION 3中，PFD 100起相位检测器的作用。
如上所述，PFD在REGION 1中起频率检测器的作用并且在REGION 2和REGION 3中起相位检测器的作用。
图8是例示包括根据本发明示范性实施例的对称D型触发器的PFD的电路图。
参照图8，PFD 100包括第一D型触发器110、第二D形触发器120、AND门130和延迟单元140。
第一D型触发器110通过时钟输入端CK接收参考信号FREF并且当检测到参考信号的上升沿时输出正在上升到高电平的上升信号UP和UPB信号。第二D型触发器120通过时钟输入端CK接收反馈信号FEED并且当检测到反馈信号FEED的上升沿时输出正在上升到高电平的DN信号和DNB信号。
AND门130对分别从第一D型触发器110和第二D形触发器120输出的上升信号UP和下降信号DN进行AND运算，然后，将经AND运算的信号提供给延迟单元140。延迟单元140将来自AND门130的信号延迟预定时间以便清除死区并且将信号施加给第一和第二D形触发器的重置端。信号以反相形式施加。
于是，PFD 100在首先检测到参考信号RFEF和反馈信号FEED之一，即，较快信号的上升沿时，输出高电平信号。另外，当较慢信号触发高电平信号时，AND门130输出高电平信号并且在延迟了预定时间之后重置输出信号，以防延迟单元140生成死区。
例如，当首先检测到参考信号RFEF的上升沿时，输出高电平的上升信号UP。也就是说，第一D型触发器执行设置操作。在这种情况下，以低电平输出经反相的上升信号UPB和下降信号DN两者并且以高电平输出反相下降信号DNB。
当第二D型触发器120在上述状态期间检测到反馈信号FEED的上升沿和下降信号DN转换到高电平时，AND门130的输出转换到高电平并且第一D型触发器和第二D型触发器被重置成低电平。也就是说，处在高电平的上升信号UP和反相下降信号DNB被重置成‘0’。
但是，为了使操作平稳，上升信号和经反相的上升信号UP和UPB以及下降信号和反相下降信号DN和DNB的发送时间必须相同。因此，在本发明的示范性实施例中，第一和第二触发器具有对称的结构，以便输出信号Q和经反相的输出信号QB的路径彼此相同。
图9是例示如图8所示的第一D型触发器的电路图。如图9所示的第一D型触发器110例示了根据本发明示范性实施例的对称D形触发器。第二D型触发器也具有相同的对称结构。
参照图9，第一D型触发器110包括用于锁存外部施加的数据信号D的第一锁存单元600，即，主单元，从第一锁存单元600接收经锁存的数据的第二锁存单元700，即，从单元，受经反相的时钟信号CLKB控制和位于数据输入端和第一锁存单元600之间的第一切换元件800，和受时钟信号CLK控制并且位于第一锁存单元600和第二锁存单元700之间的第二切换元件900。第一切换元件800和第二切换元件900可以用反相器型的传输门实现。
第一锁存单元600包括接收第一切换元件800的输出和经反相的重置信号RNB的第一NOR门601并且受时钟信号CLK控制并且并联地与第一NOR门601反向耦合的第三切换元件602。
第二锁存单元包括与第二切换元件900的输出端耦合的第一反相器701，接收第一反相器701的输出和重置信号RN的NAND门702，使NAND门702的输出反相然后输出输出信号Q的第二反相器703，与第二切换元件900的输出端耦合并且受电源电压VDD控制的传输门704，接收传输门704的输出和经反相的重置信号RNB的第二NOR门705，使NOR门705的输出反相然后输出经反相的输出信号QB的第三反相器706，和受经反相的时钟信号CLKB控制并且并联地反向耦合在第二切换元件900和第二NOR门705的输出端之间的第四切换元件707。
在下文中，将描述D型触发器10的操作。
当时钟信号CLK转换到低电平和重置信号RN转换到高电平时，第一和第四切换元件800和707起作用并且第二和第三切换元件900和602不起作用。也就是说，输入数据信号D从数据输入端传送到主单元，但输入数据信号D从主单元到从单元的传输被中断。因此，第一和第二锁存单元600和700处在维持先前状态数据的保持状态。
当时钟信号CLK转换到高电平时，第二和第三切换元件900和602起作用并且第一和第四切换元件800和707不起作用。因此，将先前状态数据传送到第二锁存单元700。
另一方面，当清除数据的重置信号RN转换到低电平时，将低电平信号输入第二锁存单元700的NAND门702中，然后，使NAND门702的输出与第一反相器701的输出信号无关地具有高电平。因此，与由第二反相器703反相的信号相对应的输出信号Q被重置成‘0’。相反，当高电平信号的经反相的重置信号RNB输入第二NOR门705时，第二NOR门的输出与传输门704的输出信号无关地变成低电平。其结果是，与由第三反相器706反相的信号相对应的经反相的输出信号QB被重置成‘1’。重置信号RN是从延迟单元140接收的信号的反相信号，从而起抵消作用。
在图9中，输出信号Q对应于上升信号UP并且经反相的输出信号QB对应于经反相的上升信号UPB。另外，时钟信号CLK对应于参考信号REF并且经反相的时钟信号CLKB对应于参考信号FREF的反相信号。
在图9的所述D型触发器对应于第二D型触发器的情况下，输出信号Q对应于下降信号DN并且经反相的输出信号QB对应于经反相的下降信号DNB。另外，时钟信号CLK对应于反馈信号FEED并且经反相的时钟信号对应于参考信号FREF。
图10是例示如图9所示的第一D型触发器的设置操作路径和重置操作路径的示意图。
参照图10，在输出信号Q被输出成‘1’的设置操作中，信号经过第一反相器701、NAND门702、和第二反相器703。这里，经反相的输出信号QB必须被输出成‘0’，因此，信号经过传输门704、第二NOR门705和第三反相器706。因此，在设置操作中，输出信号Q和经反相的输出信号QB分别经过的元件的个数是相同的。
如上所述，由于在设置操作中，输出信号Q的输出路径和经反相的输出信号QB的输出路径是对称的，从而避免了输出信号Q和经反相的输出信号QB之间的相差。
在与重置信号RN相对应的输出信号Q被输出成‘0’的重置操作中，信号经过NAND门702和第二反相器703。这里，经反相的输出信号QB被输出成‘1’，以便信号经过第二NOR门705和第三反相器706。因此，在重置操作中，输出信号Q和经反相的输出信号QB分别经过的元件的个数是相同的。
由于在重置操作期间，输出信号Q的输出路径和经反相的输出信号QB的输出路径是对称的，从而避免了输出信号Q和经反相的输出信号QB之间的相差。
其结果是，由于在没有相差的情况下精确发送输出信号Q，即，上升信号UP(在第二D型触发器的情况下为下降信号DN)和经反相的输出信号QB，即，经反相的上升信号UPB(在第二D型触发器的情况下为经反相的下降信号DNB)，可以消除电荷泵中的电流失配。
图11是例示如图1所示的传统D型触发器10的信号的输出的图形并且图12是例示如图10所示的第一D型触发器110的信号的输出的图形。
考虑图11中的传统D型触发器10的输出信号Q和经反相的输出信号QB，由于非对称结构，输出信号Q超前经反相的输出信号QB。
参照图12，由于在输出信号Q和经反相的输出信号QB之间未出现相差，在根据本发明示范性实施例的D型触发器中生成精确差分信号。
如上所述，由于D型触发器具有输出信号和经反相的输出信号分别经过的元件的个数相同的对称结构，根据本发明示范性实施例的对称的D型触发器可以缩小输出信号和经反相的输出信号之间的相差。
因此，包括根据本发明示范性实施例的对称D型触发器的相位频率检测器可以输出精确的输出信号和可以防止电荷泵电流失配，从而消除了在相位同步环中至关紧要的静态相位误差。
虽然通过参照本发明的示范性实施例，已经对本发明进行了具体图示和描述，但本领域的普通技术人员应该明白，可以在形式和细节上对其作各种各样的改变，而不偏离所附权利要求书所限定的本发明的精神和范围。
权利要求
1.一种对称D型触发器，包含配置成锁存从外部源接收的数据信号的第一锁存单元；和配置成接收来自第一锁存单元的经锁存的数据信号以便输出输出信号和经反相的输出信号的第二锁存单元，其中，输出信号的路径和经反相的输出信号的路径具有对称结构。
2.根据权利要求1所述的对称D型触发器，进一步包含耦合在接收数据信号的数据输入端和第一锁存单元之间并且配置成受从外部源接收的经反相的时钟信号控制的第一切换元件；和耦合在第一锁存单元和第二锁存单元之间并且配置成受从外部源接收的时钟信号控制的第二切换元件。
3.根据权利要求2所述的对称D型触发器，其中，第一切换元件被配置成当经反相的时钟信号与高电平相对应时，使接收的数据信号反相以便将反相数据信号发送到第一锁存单元并且被配置成当经反相的时钟信号与低电平相对应时，中断数据信号的发送。
4.根据权利要求2所述的对称D型触发器，其中，第二切换元件被配置成当时钟信号与高电平相对应时，使锁存在第一锁存单元中的数据信号反相以便将数据信号发送到第二锁存单元并且被配置成在时钟信号与低电平相对应时，中断数据信号的发送。
5.根据权利要求2所述的对称D型触发器，其中，第一锁存单元包含配置成接收第一切换元件的输出和经反相的重置信号的第一NOR门；和受时钟信号控制并且并联地与第一NOR门反向耦合的第三切换元件。
6.根据权利要求2所述的对称D型触发器，其中，第二锁存单元包含与第二切换元件的输出端耦合的第一反相器；配置成接收第一反相器的输出和重置信号的NAND门；配置成使NAND门的输出反相以输出NAND门的经反相的输出作为输出信号的第二反相器；与第二切换元件的输出端耦合并且配置成受电源电压控制的传输门；配置成接收传输门的输出和经反相的重置信号的第二NOR门；配置成使NOR门的输出反相以输出NOR门的经反相的输出作为经反相的输出信号的第三反相器；和反向耦合在第二切换元件和第二NOR门的输出端之间并且配置成受经反相的时钟信号控制的第四切换元件。
7.根据权利要求6所述的对称D型触发器，其中，在设置操作中，第二锁存单元通过第一反相器、NAND门和第二反相器输出输出信号并且通过传输门、第二NOR门和第三反相器输出经反相的输出信号。
8.根据权利要求6所述的对称D型触发器，其中，在重置操作中，第二锁存单元通过NAND门和第二反相器输出输出信号并且通过第二NOR门和第三反相器输出经反相的输出信号。
9.一种相位频率检测器，包含配置成通过第一时钟输入端接收参考信号以便输出上升信号和经反相的上升信号的第一D型触发器，当检测到参考信号的上升沿时使上升信号转换到高电平，通过与输出上升信号的第一路径对称的第二路径输出经反相的上升信号，以便上升信号和经反相的上升信号同时转换；配置成通过第二时钟输入端接收反馈信号以便输出下降信号和反相下降信号的第二D型触发器，当检测到反馈信号的上升沿时使下降信号转换到高电平，通过与输出下降信号的第三路径对称的第四路径输出反相下降信号，以便下降信号和反相下降信号同时转换；配置成对从第一和第二D型触发器输出的上升信号和下降信号进行AND运算的AND门；和配置成将AND门的输出延迟预定时间并且配置成将AND门的经延迟的输出提供给第一和第二D型触发器的重置端的延迟单元。
10.根据权利要求9所述的相位频率检测器，其中，第一D型触发器包含配置成锁存从外部源接收的数据信号的第一锁存单元；和配置成接收来自第一锁存单元的经锁存的数据信号并且提供上升信号UP和经反相的上升信号UPB的第二锁存单元，第二锁存单元含有分别输出上升信号和经反相的上升信号的对称第一和第二路径。
11.根据权利要求10所述的相位频率检测器，其中，第一D型触发器进一步包含耦合在数据输入端和第一锁存单元之间并且配置成受作为参考信号的反相信号的经反相的参考信号控制的第一切换元件；和耦合在第一锁存单元和第二锁存单元之间并且配置成受参考信号控制的第二切换元件。
12.根据权利要求11所述的相位频率检测器，其中，第一切换元件被配置成当经反相的参考信号与高电平相对应时，使接收的数据信号反相以将数据信号发送到第一锁存单元并且被配置成在经反相的参考信号与低电平相对应时，中断数据信号的发送。
13.根据权利要求11所述的相位频率检测器，其中，第二切换元件被配置成当经反相的参考信号与高电平相对应时，使第一锁存单元中的经锁存的数据信号反相以便将数据信号发送到第二锁存单元并且被配置成在经反相的参考信号与低电平相对应时，中断数据信号的发送。
14.根据权利要求11所述的相位频率检测器，其中，第一锁存单元包含配置成接收第一切换元件的输出和经反相的重置信号的第一NOR门；和并联地与第一NOR门反向耦合并且配置成受参考信号控制的第三切换元件。
15.根据权利要求11所述的相位频率检测器，其中，第二锁存单元包含与第二切换元件的输出端耦合的第一反相器；配置成接收第一反相器的输出和重置信号的NAND门；配置成使NAND门的输出反相以输出NAND门的经反相的输出作为上升信号的第二反相器；与第二切换元件的输出端耦合并且配置成受电源电压控制的传输门；配置成接收传输门的输出和经反相的重置信号的第二NOR门；配置成使NOR门的输出反相以输出NOR门的经反相的输出作为经反相的上升信号的第三反相器；和反向耦合在第二切换元件和第二NOR门的输出端之间并且配置成受经反相的参考信号控制的第四切换元件。
16.根据权利要求15所述的相位频率检测器，其中，在设置操作中，第二锁存单元通过第一反相器、NAND门和第二反相器输出上升信号并且通过传输门、第二NOR门和第三反相器输出经反相的上升信号。
17.根据权利要求15所述的相位频率检测器，其中，在重置操作中，第二锁存单元通过NAND门和第二反相器输出上升信号并且通过第二NOR门和第三反相器输出经反相的上升信号。
18.根据权利要求10所述的相位频率检测器，其中，第二D型触发器通过具有与第一D型触发器相同的对称结构的对称第三和第四路径输出下降信号和反相下降信号。
全文摘要
本发明公开了对称D型触发器和包含其的相位频率检测器。对称D型触发器包括第一锁存单元和第二锁存单元。第一锁存单元锁存从外部源接收的数据信号。第二锁存单元接收来自第一锁存单元的经锁存的数据信号，然后输出输出信号和经反相的输出信号。在第二锁存单元中，输出信号的路径和经反相的输出信号的路径具有相互对称的结构。由于对称D型触发器具有在输出信号的路径和经反相的输出信号的路径上包括相同个数的元件的对称结构，可以消除输出信号和经反相的输出信号之间的相差。
文档编号H04L7/00GK1913420SQ200610110770
公开日2007年2月14日 申请日期2006年8月11日 优先权日2005年8月12日
发明者郑雨永 申请人:三星电子株式会社