专利名称：一种异步数据传递接口电路的制作方法
技术领域：
本发明涉及数字通信系统领域，特别是涉及一种异步数据传递接口电路。
背景技术：
在由不同时钟驱动的数字系统间进行数据传递的时候，常用三种方法1)数据接收端对数据做过采样(过采样就是以超过数据发送端的时钟频率来采集数据，然后再通过某种算法来恢复需要的数据的方法)，然后做数据恢复，这样做的缺点是接收方要做多余电路(这些多余的电路用来做数据的识别和恢复)，优点是不用传时钟。比如在某些无线芯片的传输中就是用的这种方式，用一个4倍的高速时钟来采样一个低速的信号，然后再做恢复。
2)数据接收端利用高倍时钟检测发送方的异步时钟，然后根据检测到的沿来锁存数据，优点是电路简单，缺点是高倍时钟速率有限，检测沿的位置会有较大偏差，这样做锁存的时刻存在数据不稳的可能性。例如在芯片的接口控制电路3线中，由于接口时钟很慢，可以用系统时钟来检测沿的位置，从而锁存数据。
3)数据接收端采用FIFO结构(先进先出结构)，FIFO结构是由一块内存组成，通过写时钟写入数据，通过读时钟读出数据，这样便实现了不同时钟域之间数据的交换。该方式缺点是需要附加的内存和较多的控制电路，而且延时较大。比如在以太网的MAC层数据的交互就是用的这种方式。
在一些实际情况中，常常需要在不同的芯片之间进行数据传递，图1至图3的例子中，是客户芯片B和自主研发芯片A之间通信的一个实例。这种例子可以推广到任意两片不同的芯片之间的通信。
首先请参照图1，图1是自主研发芯片A接收来自于客户芯片B数据的示意图。在图1中，自主研发芯片A和客户芯片B共用一个时钟基准，两块芯片之间通过双向数据线连接，客户芯片B向自主研发芯片A提供时钟信号。
请参照图2，图2是自主研发芯片A向客户芯片B发送数据的示意图。在图2中，自主研发芯片A和客户芯片B共用一个时钟基准，两块芯片之间通过数据线连接，数据流向是自主研发芯片A流向客户芯片B，客户芯片B向自主研发芯片A提供时钟信号。
请参照图3，图3是自主研发芯片A和客户芯片B数据双向传输的示意图。在图3中，自主研发芯片A和客户芯片B共用一个时钟基准，两块芯片之间通过双向数据线连接，客户芯片B向自主研发芯片A提供时钟信号。
如上面图例所示，客户芯片B和自主研发芯片A共用一个时钟基准，所面临的问题是客户芯片B与芯片A时钟可能不同步，存在相位模糊问题；客户芯片B的数据时钟与芯片A数据时钟不相等，芯片B时钟是芯片A时钟的整数倍，例如，客户芯片B时钟是8倍频时钟，而芯片A是4倍频时钟。
因此，需要研发一种异步数据传递接口电路解决以上传输问题，为不同种类的芯片之间提供便捷有效的数据传输。
发明内容
本发明的目的是解决不同时钟系统间的数据传输问题，提供一种用于不同芯片间的便捷有效的数据传输接口电路。
为实现以上发明目的，本发明提供一种异步数据传递接口电路，设有锁存器阵列对通过其的信号流进行锁存，该锁存器阵列采用信号数据时钟整倍数的高倍时钟来驱动，锁存器阵列的每个锁存器输出连接到一个通路选择电路，通路选择电路根据与其连接的寄存器中的数据选择锁存器中的数据输出。
其中，所述的寄存器数值可由3线来配置。于所述的锁存器阵列中锁存器的数目为所述高倍时钟对信号数据时钟的频率倍数。所述的锁存器阵列以及通路选择电路数目由输入及输出路数的较大者决定。所述的通路选择电路由时钟驱动。
在于对于多路输入一路输出的情况，所述的多路通路选择电路经一个交织控制单元交织成一路输出。所述的交织控制单元受反相后的数据时钟驱动。所述的接口电路还设有控制字来调整交织次序防止出错，该控制字可由3线来配置。对于数据双向交换的情况下，所述的接口电路为两组接口电路的组合，即输入接口电路和输出接口电路的组合。
本发明的有益效果是，可以使得各种芯片组可以方便的与不同厂家芯片配套，不需重新设计接口，降低开发成本，便于灵活的实现与不同数字系统间的接口兼容。
图1是自主研发芯片A接收来自于客户芯片B数据的示意图；图2是自主研发芯片A向客户芯片B发送数据的示意图；图3是自主研发芯片A和客户芯片B数据双向传输的示意图；图4是芯片B向芯片A发数据时，芯片A中接口电路的示意图；图5是芯片A向芯片B发数据时，芯片A中接口电路的示意图。
具体实施例方式
下面结合附图和具体实施方案，对本发明作进一步的说明。
首先请参阅图4，图4是芯片B向芯片A发数据时，芯片A中接口电路的示意图。
由图4可以看到，输入I/Q为两路信号，输出分别为I信号和Q信号。它们和芯片B的时钟是同步的，时钟的上升沿和下降沿各发送一路信号，图4中以芯片B的时钟信号经过反相器表示。在芯片A的内部这两路信号是由芯片B给的时钟来锁存的，所以此处等同于同步逻辑，锁存后的数据被送往一个锁存器阵列，该阵列的时钟为芯片A内的高速时钟。阵列的个数可以由高速时钟和低速时钟的倍数来确定，这样来自芯片B的数据就被芯片A的高速时钟进行了多次锁存，这样尽管来自芯片B的时钟和来自芯片A的时钟相位上有可能不同，但是经过多次锁存后总有一个或多个是正确的，这样通过通路选择电路将那个锁存正确的数据取出来就可以了。由于有I/Q两路数据，所以锁存器阵列也分I/Q两组，每组的各个输出引到一个通路选择电路上，该通路选择电路同时也是一个锁存器，其具体选择那个作为输出由芯片A内的寄存器数值决定，这样就完成了数据有芯片B到芯片A的传输。每个通路选择电路接收寄存器数据的输入以及来自芯片B的数据时钟输入，请参阅图5，图5是芯片A向芯片B发送数据时，芯片A中接口电路的示意图。由图5可以看到，芯片A内的I/Q数据首先进入内部高速时钟驱动的锁存器阵列，然后根据芯片A的寄存器配置来选择从哪一点来输出数据。由于高速锁存的数据其变化频率实际上是和芯片B的时钟的频率是相同的，只是相位可能不同，所以经过高速锁存的数据总有一个触发器的输出在芯片B的时钟的上升沿或下降沿时是稳定的，这样就保证了数据的正确取样。通路选择电路也是锁存器，每个通路选择电路接收寄存器数据的输入以及来自芯片B的数据时钟输入，将I/Q两路数据用来自芯片B的时钟交织在一起送给芯片B，这样就完成了数据由芯片A到芯片B的传输。交织控制单元还接收来自芯片B经反相后的数据时钟。
在需要在芯片和芯片之间进行双向数据传输的情况下，只需要将接收和发送时的接口电路组合在一起就可以了，没有新的电路出现。
本发明的一个应用例可以是自主研制的射频芯片组可以方便的与不同基带厂家配套，不需重新设计接口，降低开发成本，便于灵活的实现与不同数字系统间的接口兼容。
本发明的核心是芯片采用数据时钟整倍数的高倍时钟来驱动锁存器阵列；利用高速锁存器阵列来锁存信号；从锁存器阵列的哪一点选取信号决定于寄存器数值，而寄存器数值可由3线来配置，这样非常灵活；为防止I/Q在解交织的时候出错，本发明设了一个1比特控制字来调整I/Q次序防止出错，该控制字可由3线来配置，这样非常灵活。
以上介绍的仅仅是基于本发明的几个较佳实施例，并不能以此来限定本发明的范围。任何对本发明的装置作本技术领域内熟知的部件的替换、组合、分立，以及对本发明实施步骤作本技术领域内熟知的等同改变或替换均不超出本发明的揭露以及保护范围。
权利要求
1.一种异步数据传递接口电路，其特征在于设有锁存器阵列对通过其的信号流进行锁存，该锁存器阵列采用信号数据时钟整倍数的高倍时钟来驱动，锁存器阵列的每个锁存器输出连接到一个通路选择电路，通路选择电路根据与其连接的寄存器中的数据选择锁存器中的数据输出。
2.如权利要求1所述的异步数据传递接口电路，其特征在于所述的寄存器数值可由3线来配置。
3.如权利要求1所述的异步数据传递接口电路，其特征在于所述的锁存器阵列中锁存器的数目为所述高倍时钟对信号数据时钟的频率倍数。
4.如权利要求1所述的异步数据传递接口电路，其特征在于所述的锁存器阵列以及通路选择电路数目由输入及输出路数的较大者决定。
5.如权利要求1所述的异步数据传递接口电路，其特征在于所述的通路选择电路由时钟驱动。
6.如权利要求1所述的异步数据传递接口电路，其特征在于对于多路输入一路输出的情况，所述的多路通路选择电路经一个交织控制单元交织成一路输出。
7.如权利要求1所述的异步数据传递接口电路，其特征在于所述的交织控制单元受反相后的数据时钟驱动。
8.如权利要求7所述的异步数据传递接口电路，其特征在于所述的接口电路还设有控制字来调整交织次序防止出错，该控制字可由3线来配置。
9.如权利要求1所述的异步数据传递接口电路，其特征在于对于数据双向交换的情况下，所述的接口电路为两组接口电路的组合，即输入接口电路和输出接口电路的组合。
全文摘要
一种异步数据传递接口电路，设有锁存器阵列对通过其的信号流进行锁存，该锁存器阵列采用信号数据时钟整倍数的高倍时钟来驱动，锁存器阵列的每个锁存器输出连接到一个通路选择电路，通路选择电路根据与其连接的寄存器中的数据选择锁存器中的数据输出。本发明可以使得各种芯片组可以方便的与不同厂家芯片配套，不需重新设计接口，降低开发成本，便于灵活的实现与不同数字系统间的接口兼容。
文档编号H04L29/10GK101013933SQ20061011876
公开日2007年8月8日 申请日期2006年11月24日 优先权日2006年11月24日
发明者王险峰, 朱立振 申请人:鼎芯通讯(上海)有限公司