网络设备中处理器间的通信方法及装置的制作方法

文档序号:7972859阅读:194来源:国知局
专利名称:网络设备中处理器间的通信方法及装置的制作方法
技术领域
本发明涉及计算机及通信领域的网络设备,尤其涉及一种网络设备中处理器间的通信方法和应用该方法的装置。
背景技术
为了适应不断提升的性能需求,在网络设备的硬件体系中,不同的单板上或同一单板内使用多个处理器的情况越来越多,每个处理器专门处理某一类任务,处理器之间相互协调完成整个设备的功能。因此,处理器间的通信是网络设备中硬件体系运行的基础,其通信速度也是保证这种高性能硬件体系的重要环节。
网络设备中的处理器有的本身集成MAC(Media Access Control,媒介接入控制)控制器,未集成MAC的处理器也可以方便地连接MAC控制器。这样使得以太网连接,如GE(Gigabit Ethemet,千兆以太网)连接相比其他的方法,例如邮箱性质的双口RAM(Random Access Memory,随机访问存储器),不仅具有性能优势,而且还有易得性优势。因此,利用处理器扩展出的网络连接实现处理器间高速通信的应用方式也越来越普遍。
图1为现有技术中处理器之间的通信连接示意图,处理器11、12分别通过高速接口连接MAC控制器21和22,处理器11与MAC控制器21、处理器12与MAC控制器22之间的高速接口可以采用SPI4.2(System PacketInterface Level 4 Phase 2,系统包接口4.2)、PCI(Peripheral ComponentInterconnect,外围部件互连)、PCI-X(增强PCI总线)、PCI-E(PeripheralComponent Interconnect Express,快速外围组件互连)等各种总线。MAC控制器21、22分别连接PHY(物理层)芯片51与52,MAC控制器21与PHY芯片51、MAC控制器22与PHY芯片52之间采用媒介无关接口。PHY芯片51与52之间可以采用千兆SerDes(Serial and De-Serial,并串/串并转换器)或Copper(铜)接口,由于这两个PHY芯片之间为设备内部的连接,不需要通过外部物理端口,可以省略磁性器件和网络端口。这样,处理器11和12可以通过各自PHY芯片之间的网络连接与对端进行通信。
集成MAC控制器的处理器在功能上可以看作是处理器与MAC控制器的组合,因此图1中处理器11与MAC控制器21、处理器12与MAC控制器22均可以用集成MAC的处理器代替,两个处理器间的通信方式与上述相同。
可见,现有技术中每个处理器一端均得通过MAC控制器和PHY芯片两级连接才能实现相互通信。采用这种通信方法,处理器之间的连接比较复杂,不仅增加了电路的不可靠性,更增加了电路的成本。

发明内容
本发明要解决的是现有技术中处理器间的通信连接过于复杂导致的可靠性低和成本高的问题。
本发明所述网络设备中处理器间的通信装置包括与第一处理器连接的第一MAC控制器和与第二处理器连接的第二MAC控制器,第一和第二MAC控制器具有相同的媒介无关接口;第一MAC控制器与第二MAC控制器的数据信号发送端分别连接对方的数据信号接收端。
可选地,所述第一MAC控制器与第二MAC控制器的时钟信号发送端分别连接对方的时钟信号接收端。
可选地,所述第一MAC控制器与第二MAC控制器的控制信号发送端分别连接对方对应的控制信号接收端。
可选地,所述媒介无关接口为精简千兆媒介无关接口RGMII;所述控制信号发送端包括发送使能TXEN,对应的控制信号接收端为接收数据有效RXDV。
可选地,所述媒介无关接口为精简10位接口RTBI。
可选地,所述第一MAC控制器与第二MAC控制器的时钟信号发送端与对方时钟信号接收端之间的连接线长度超过其他信号连接线,以使时钟信号到达对端的延迟时间满足数据信号建立保持时间的要求。
可选地,第一与第二MAC控制器中至少一个具有时钟信号延迟模块,用来延迟相互连接的时钟信号发送端和接收端中一端的时钟信号,其延迟时间满足数据信号建立保持时间的要求。
可选地,所述媒介无关接口为千兆媒介无关接口GMII;所述控制信号发送端包括发送使能TX_EN和发送错误指示TX_ER,对应的控制信号接收端分别为接收数据有效RX_DV和接收错误指示RX_ER。
可选地,所述媒介无关接口为10位接口TBI;所述时钟信号发送端为发送时钟TBC,所述时钟信号接收端为接收时钟RBC0。
可选地,所述媒介无关接口为串行千兆媒介无关接口SGMII;所述数据信号发送端为数据信号差分发送端TXD+/-,所述数据信号接收端为数据信号接收端RXD+/-。
可选地,所述通信装置还包括连接在第一与第二MAC控制器之间的电平转换单元,用来将第一与第二MAC控制器的发送端电平转换为对方的接收端电平。
优选地,所述通信装置还包括连接在第一或者第二MAC控制器之间的源端阻抗单元,用来匹配第一或者第二MAC控制器的发送端源端阻抗。
可选地,所述第一MAC控制器与第二MAC控制器位于不同的单板上,其间的连接经过所述两个MAC控制器所在单板的连接器。
可选地,所述第一处理器与第一MAC控制器、和/或第二处理器与第二MAC控制器集成为一个处理器芯片。
本发明还提供了一种网络设备中处理器间的通信方法,网络设备中与第一处理器连接的第一MAC控制器和与第二处理器连接的第二MAC控制器具有相同的媒介无关接口,所述方法包括第一MAC控制器从其数据信号发送端向第二MAC控制器的数据信号接收端发送通信数据;第一MAC控制器从其数据信号接收端接收来自第二MAC控制器数据信号发送端的通信数据。
可选地,所述方法还包括第一MAC控制器从时钟信号发送端向第二MAC控制器的时钟信号接收端发送时钟信号;第一MAC控制器从时钟信号接收端接收来自第二MAC控制器时钟信号发送端的时钟信号。
可选地,所述方法还包括第一MAC控制器从控制信号发送端向第二MAC控制器对应的控制信号接收端发送控制信号;第一MAC控制器从控制信号接收端接收来自第二MAC控制器控制信号接收端的控制信号。
可选地,所述方法还包括将第一MAC控制器发送和/或接收的时钟信号进行延时,延迟时间符合数据信号建立保持时间的要求。
可选地,所述方法还包括延长第一MAC控制器的时钟信号发送端和时钟信号接收端与第二MAC控制器的连接线长度,使得时钟信号的延迟时间满足数据信号建立保持时间的要求。
本发明通过将MAC控制器的发送端直接连接对端MAC控制器的接收端,将处理器之间在网络设备内部的通信在MAC层完成,不再需要两端的PHY芯片,简化了处理器间的通信连接,增加了连接可靠性,同时降低了网络设备的成本。


图1为现有技术中处理器之间的通信连接示意图;图2为本发明中处理器之间的通信连接示意图;图3为本发明所述处理器间的通信装置实施例一的结构图;图4为本发明所述处理器间的通信装置实施例一的一种发送信号时序图;图5为本发明所述处理器间的通信装置实施例一的一种接收信号时序图;图6为本发明所述处理器间的通信装置实施例二的结构图;图7为本发明所述处理器间的通信装置实施例二的一种发送和接收信号时序图;图8为本发明所述处理器间的通信装置实施例三的结构图;图9为本发明所述处理器间的通信装置实施例四的结构图;图10为本发明所述处理器间的通信装置实施例五的结构图;图11为本发明所述处理器间的通信装置实施例六的结构图。
具体实施例方式
本领域技术人员知道,PHY芯片的主要功能是将MAC层数据转换为符合标准的物理层信号,使其适合进行长距离传输。但是,处理器间的通信在同一设备内部进行,PHY芯片并不需要出光口或者电口,而是直接交流耦合或者相同电平之间直接连接。因此对于设备内部的通信连接,PHY芯片的绝大部分物理层功能、在一些情况下甚至全部物理层功能是处理器间通信所不需要的,PHY芯片所起的作用变得冗余。
本发明中采用具有媒介无关接口的MAC控制器的互连实现处理器间的通信,其结构示意如图2所示,两个处理器分别连接各自的MAC控制器,各个处理器与MAC控制器之间可以采用SPI4.2、PCI、PCI-X、PCI-E等各种总线接口;两个MAC控制器以媒介无关接口互连;处理器和与其连接的MAC控制器可以集成在一个芯片中。在部分应用情况下,现有技术中PHY芯片的时序和电平匹配功能是处理器间通信所需的,这些功能在本发明中可以由两个MAC控制器及其间的连接电路实现。
媒介无关接口包括RGMII(Reduced Gigabit Media Independent Interface,精简千兆媒介无关接口)、RTBI(Reduced Ten Bit Interface,精简10位接口)、GMII(Gigabit Media Independent Interface,千兆媒介无关接口)、TBI(Ten BitInterface,10位接口)和SGMMII(Serial Gigabit Media Independent Interface,串行千兆媒介无关接口),以下在各个实施例中详细说明每种接口的实现方式。简便起见,在本发明的下述实施例中只对两个MAC控制器及其间的连接结构进行说明。需要说明的是,本发明下述各个实施例中的MAC控制器也可能是与处理器集成在一个芯片中的功能模块。
本发明所述处理器间的通信装置实施例一的结构如图3所示,MAC控制器31和MAC控制器32通过RGMII接口连接,具体为MAC控制器31的数据信号发送端TXD
、控制信号发送端TX_CTL和时钟信号发送端TXC分别与MAC控制器32的数据信号接收端RXD
、控制信号接收端RX_CTL和时钟信号接收端RXC相连接;MAC控制器31的RXD
、RX_CTL和RXC分别与MAC控制器32的TXD
、TX_CTL和TXC相连接。
作为IEEE(Institute of Electrical and Electronic Engineers,电气和电子工程师协会)802.3z GMII/TBI接口规范的一种替代方案,RGMII在保持软件层面完全兼容的情况下将GMII接口的24针引脚、TBI接口的28针引脚缩减到仅用12针引脚即能完成相同的任务。RGMII的数据宽度从8位减为4位,所有的控制信号被复用在一路,同时时钟信号的上、下沿都用来采样数据。
根据RGMII接口规范,在TXC的上升沿采样TX_CTL,其逻辑值代表GMII中发送使能TXEN信号;在TXC下降沿采样TX_CTL,其逻辑值代表TXERR信号,是GMII中TXEN信号和TX_ER信号的异或值。类似地,在RXC的上升沿采样RX_CTL,其逻辑值代表GMII中接收数据有效RXDV信号;在RXC下降沿采样RX_CTL,其逻辑值代表RXERR信号,是GMII中RXDV信号和RX_ER信号的异或值。
RGMII接口规范中,在按照RXC的上升沿和下降沿采样RXD
和RX_CTL时,对RXD
上的数据信号和RX_CTL上的控制信号有建立保持时间的要求。换言之,当在RXC的上升沿或下降沿采样时,RXD
上的数据信号和RX_CTL上的控制信号应当已经保持了一定的时间。但是,TXC的上升沿和下降沿与TXD
上数据信号、TX_CTL上控制信号的建立时刻基本一致,按照图3中的连接方法,如果MAC控制器31和32各个引脚之间的连接线在PCB(Printed Circuit Board,印刷电路板)上的走线长度基本相同,则对端MAC控制器接收的RXC,其上升沿和下降沿也基本与RXD
上数据信号、RX_CTL上控制信号的建立时刻一致,因此需要延迟接收端MAC控制器用来采样的RXC信号,其延迟时间应使得RXC信号的上升沿和下降沿符合RGMII规范中规定的建立保持时间。
本实施例中至少一个MAC控制器具有内部延时功能,即至少一个MAC控制器包括时钟信号延迟模块,该模块能够将内部生成的TXC延迟一定时间后输出,或者将接收的RXC延迟一定时间后再用来进行数据和控制信号的采样,或者同时完成上述两项内部延时功能。现有的MAC控制器有的已经带有时钟信号延迟模块。
本实施例中可以采用以下三种MAC控制器及其延时功能的组合第一种MAC控制器31和32均包括时钟信号延迟模块,分别将其TXC信号延迟Tdelay时间。两个MAC控制器的发送端信号时序如图4所示,MAC控制器31和32的发送端内部时钟信号TXC的上升、下降沿与TXD
、TX_CTL信号的建立时刻基本一致;在经过时钟延迟模块对内部时钟信号TXC延迟Tdelay时间后,从MAC控制器31和32的时钟信号发送端输出的时钟信号TXC的上升、下降沿均对应于已经建立TsetupR时间的TXD
、TX_CTL信号。延迟时间Tdelay的值只要能使TsetupR在RGMII接口规范规定的取值范围内即可,这样接收端的MAC控制器可以按照所接收的时钟信号进行正确采样。
第二种MAC控制器31和32均包括时钟信号延迟模块,分别将其RXC信号延迟Tdelay时间。两个MAC控制器的接收端信号时序如图5所示,MAC控制器31和32的时钟信号接收端RXC接收的时钟信号上升、下降沿与RXD
、RX_CTL信号的建立时刻基本一致;在经过时钟延迟模块对所接收的时钟信号RXC延迟Tdelay时间后,在MAC控制器31和32的内部,用来进行采样的时钟信号RXC的上升、下降沿均对应于已经建立TsetupR时间的RXD
、RX_CTL信号。同样,延迟时间Tdelay的值应能使TsetupR在RGMII接口规范规定的取值范围内,以便接收端的MAC控制器进行正确采样。
第三种两个MAC控制器中至少有一个包括时钟信号延迟模块,将该MAC控制器的内部时钟TXC信号延迟Tdelay1时间,并且将其接收的时钟信号RXC延迟Tdelay2时间后再用于采样。结合前两种方式不难理解,只要延迟时间Tdelay1和Tdelay2满足数据信号的建立保持时间要求,对端的MAC控制器可以不启动或者不具有时钟信号延迟功能,同样可以进行相互通信。
对图3所示的连接结构,在通过时钟信号的延时实现信号时序的匹配后,MAC控制器31和32只要按照现有技术中的工作方式进行数据、控制和时钟信号的发送和接收,就可以实现两个处理器间的通信。
本发明所述处理器间的通信装置实施例二的结构如图6所示,MAC控制器31和MAC控制器32通过RGMII接口连接,各个引脚的具体连接方式与实施例一相同。
实施例二与实施例一的不同之处是实施例二中的MAC控制器31和32不启动或者不具有时钟信号延迟模块。为了使接收端的时钟信号与数据信号的时序相匹配,将MAC控制器31和32的时钟信号发送端TXC与对方时钟信号接收端RXC之间的连接线延长。通常情况下两个MAC控制器间同一传输方向的其他信号的连接线长度基本相同,其他信号的传输时间也基本相同,两条时钟信号连接线的延长会造成时钟信号传输时间的增加,延长的长度只要使得时钟信号的延迟时间满足数据信号建立保持时间的要求即可。
实施例二中任意一个MAC控制器的发送和接收时序如图7所示,在发送端,时钟信号TXC的上升、下降沿与TXD
、TX_CTL信号的建立时刻基本一致;在接收端,由于时钟信号到达接收端前比相同传输方向的其他信号在延长的连接线中多传输了Tdelay时间,所接收的时钟信号RXC的上升、下降沿均对应于已经建立TsetupR时间的RXD
、RX_CTL信号。这样,发送端和接收端均无需对时钟信号进行延迟处理,也能够进行正确的采样。
本发明所述处理器间的通信装置实施例三的结构如图8所示,MAC控制器81和MAC控制器82通过RTBI接口连接,具体为MAC控制器81的数据信号发送端TXD
、数据信号发送端TXD4和时钟信号发送端TXC分别与MAC控制器82的数据信号接收端RXD
、数据信号接收端RXD4和时钟信号接收端RXC相连接;MAC控制器81的RXD
、RXD4和RXC分别与MAC控制器82的TXD
、TXD4和TXC相连接。
与RGMII接口规范类似,RTBI引脚数量同样是12针,但RTBI的数据位宽为10位。RTBI与RGMII接口的主要区别在于RTBI包括8B/10B(位)的编解码功能。RTBI与RGMII接口只有两个引脚的差别,RTBI将RGMII的TX_CTL和RX_CTL用作数据信号TXD4和RXD4。
与RGMII接口规范相同,RTBI接口也对数据信号有建立保持时间的要求,除不包括控制信号TX_CTL和RX_CTL外,其信号的时序也与RGMII基本一致。因此,实施例一和实施例二中的四种延迟时钟信号来匹配各个信号间时序关系的方法均适用于实施例三,此处不再重复。
本发明所述处理器间的通信装置实施例四的结构如图9所示,MAC控制器91和MAC控制器92通过GMII接口连接,具体为MAC控制器91的数据信号发送端TXD
、发送错误指示TX_ER、发送使能TX_EN和时钟信号发送端GTX_CLK分别与MAC控制器92的数据信号接收端RXD
、接收错误指示RX_ER、接收数据有效RX_DV和时钟信号接收端RX_CLK相连接;MAC控制器91的RXD
、RX_ER、RX_DV和RX_CLK分别与MAC控制器92的TXD
、TX_ER、TX_EN和GTX_CLK相连接。其中,TX_ER和TX_EN属于控制信号发送端,RX_ER和RX_DV属于控制信号接收端。
GMII接口的MAC控制器的控制信号还包括载波检测CRS和冲突检测COL,这两个信号用于与PHY芯片的连接,对网络状态进行检测。由于本发明中两个MAC控制器之间没有PHY芯片,且彼此独占对方的带宽,因此不需要进行载体检测和冲突检测,将CRS和COL引脚接地即可。
按照GMII接口规范,发送时钟GTX_CLK的时序已经满足接收端对数据信号和控制信号的采样要求,因此实施例四中不需要进行时钟信号的延时。在按照图9进行MAC控制器91和92之间的连接后,以现有方式进行发送和接收即可进行处理器间的通信。
本发明所述处理器间的通信装置实施例五的结构如图10所示,MAC控制器101和MAC控制器102通过TBI接口连接,具体为MAC控制器101的数据信号发送端TXD
、时钟信号发送端TBC分别与MAC控制器102的数据信号接收端RXD
、时钟信号接收端RBC0相连接;MAC控制器101的RXD
、RBC0分别与MAC控制器102的TXD
、TBC相连接。
TBI接口比GMII接口增加了8B/10B编解码功能,其位宽为10位。与GMII接口类似,TBI接口的MAC控制器的控制信号包括载波检测CRS和冲突检测COL,这两个信号用于与PHY芯片的连接,实施例五中也不需要进行载体检测和冲突检测,只要将CRS和COL引脚接地即可。另外,TBI接口的MAC控制器通常包括可选时钟接收端RBC1,在实施例五中时钟信号接收端只能使用RBC0,对RBC1可以按照所采用芯片的要求将其悬空或者接地。
与GMII接口相同,TBI接口的发送时钟TBC的时序已经满足接收端对数据信号的采样要求,因此实施例五中不需要进行时钟信号的延时。在按照图10进行MAC控制器101和102之间的连接后,以现有方式进行发送和接收即可进行处理器间的通信。
本发明所述处理器间的通信装置实施例六的结构如图11所示,MAC控制器111和MAC控制器112通过SGMII接口连接,具体为MAC控制器111的数据信号差分发送端TXD+、TXD-分别与MAC控制器112的数据信号差分接收端RXD+、RXD-相连接;MAC控制器111的RXD+、RXD-分别与MAC控制器112的TXD+、TXD-相连接。
SGMII接口只有数据信号发送端、接收端和一个可选的接收时钟,所有数据和时钟采用差分信号。由于接收端的MAC控制器可以从RXD+、RXD-信号中提取时钟,因此通常不使用接收时钟,而只使用数据信号的发送端和接收端就可实现处理器间的通信。
在上述六个实施例中,对采用不同芯片的MAC控制器,其媒介无关接口的电平可能不同。在这种情况下,需要在两个MAC控制器间增加电平转换单元,每个MAC控制器的发送信号,包括数据信号、控制信号和/或时钟信号,经过电平转换单元将该MAC控制器的发送端电平转换为对方MAC控制器的接收端电平后,输出至对方MAC控制器的接收端。
电平转换单元可以采用以下方式实现其一,用CPLD(ComplexProgrammable Logical Device,可编程逻辑器件)实现,利用CPLD不同Block(块)可配置不同电压的特性来转换电平,或者将CPLD的输出特性设置为OC(Open Collector,集电极开路)或OD(Open Drain,漏极开路)特性;其二,在每根信号连接线上使用三极管或者MOS(Metal Oxide Semiconductor,金属氧化物半导体)管进行电平转换;其三,使用能够容忍发送端电平和接收端电平差异的芯片进行驱动;其四,利用OC或OD输出的逻辑门进行电平转换。此外,还可以采用专门的电平转换芯片。
对发送端信号,合适的源端阻抗有利于抑制信号的二次干扰。有的MAC控制器在内部集成有源端串阻,可以将其源端阻抗调节到合适的值。对没有集成源端串阻的MAC控制器,可以在其信号发送端,包括数据信号、控制信号和/或时钟信号发送端增加源端阻抗单元,将其发送端的源端阻抗匹配到合适的值,以取得更好的信号传输效果。
需要说明的是,上述六个实施例中,两个MAC控制器可以位于同一块单板上,也可以位于不同的单板上。当两个MAC控制器在不同的单板上时,其间的连接线需要通过所在单板上的连接器。
对应用本发明的两个具有媒介无关接口的MAC控制器,不失一般性,设第一MAC控制器与第一处理器连接,第二MAC控制器与第二处理器连接,则第一与第二处理器可以通过以下方法实现与对方的通信对第一处理器发送给第二处理器的数据,由第一MAC控制器从其数据信号发送端向第二MAC控制器的数据信号接收端发送;对第二处理器发送给第一处理器的数据,由第一MAC控制器从其数据信号接收端接收,所接收的数据来自第二MAC控制器的数据信号发送端。具有SGMII接口的MAC控制器可以采用数据信号交互的方法实现处理器间的通信。
对除SGMII之外的媒介无关接口,第一与第二MAC控制器之间在发送和接收数据的同时还需要交互发送时钟和接收时钟。换言之,第一MAC控制器还从其时钟信号发送端向第二MAC控制器的时钟信号接收端发送时钟信号,并且还从其时钟信号接收端接收来自第二MAC控制器时钟信号发送端的时钟信号。具有TBI接口的MAC控制器可以采用数据信号和时钟信号交互的方法实现处理器间的通信。
对具有RTBI接口的MAC控制器,除进行数据信号和时钟信号的交互外,还需要对时钟信号进行延时以匹配该接口规范定义的信号时序。对第一MAC控制器,可以采用以下四种方法来延迟时钟信号将发送时钟信号进行延时,此时需要第二MAC控制器也将其发送时钟信号进行延时;将接收时钟信号进行延时,此时需要第二MAC控制器也将其接收时钟信号进行延时;将发送和接收时钟信号都进行延时;不对发送和接收时钟信号进行延时,此时需要第二MAC控制器将其发送和叫接收时钟信号都进行延时。上述所有的延时时间应使得数据信号的建立保持时间符合接口规范的规定。
对具有RGMII或GMII接口的第一和第二MAC控制器,实现处理器间的通信除需要数据信号和控制信号的交互外,还需要增加发送控制信号和接收控制信号的交互。对第一处理器发送给第二处理器的控制信息,由第一MAC控制器从其控制信号发送端向第二MAC控制器的控制信号接收端发送;对第二处理器发送给第一处理器的控制信息,由第一MAC控制器从其控制信号接收端接收,所接收的控制信息来自第二MAC控制器的控制信号发送端。
RGMII接口也需要对时钟信号进行延时以匹配该接口规范定义的信号时序,延迟时钟信号可以采用的方法与RTBI接口相同。
另外,各种接口的数据信号、控制信号和时钟信号因接口标准的不同而有所不同,具体可参见前述通信装置的六个实施例,此处不再重复。
通过研究媒介无关接口信号的收发时序特点、电气特性等,本发明中将现有技术两个MAC控制器间通过PHY芯片互连的方案进行了简化,实现了两个MAC控制器之间通过媒介无关接口的直接互连,在OSI(Open SystemInterconnection,开放系统互连)七层网络结构中省去了物理层的连接,节省了两个PHY芯片,同时为两个处理器之间的高速通信提供了一种成本非常低廉的解决方案,也增加了电路的可靠性。
以上所述的本发明实施方式,并不构成对本发明保护范围的限定。任何在本发明的精神和原则之内所作的修改、等同替换和改进等,均应包含在本发明的权利要求保护范围之内。
权利要求
1.一种网络设备中处理器间的通信装置,其特征在于包括与第一处理器连接的第一媒介接入控制MAC控制器和与第二处理器连接的第二MAC控制器,第一和第二MAC控制器具有相同的媒介无关接口;第一MAC控制器与第二MAC控制器的数据信号发送端分别连接对方的数据信号接收端。
2.如权利要求1所述网络设备中处理器间的通信装置,其特征在于所述第一MAC控制器与第二MAC控制器的时钟信号发送端分别连接对方的时钟信号接收端。
3.如权利要求2所述网络设备中处理器间的通信装置,其特征在于所述第一MAC控制器与第二MAC控制器的控制信号发送端分别连接对方对应的控制信号接收端。
4.如权利要求3所述网络设备中处理器间的通信装置,其特征在于所述媒介无关接口为精简千兆媒介无关接口RGMII;所述控制信号发送端包括发送使能TXEN,对应的控制信号接收端为接收数据有效RXDV。
5.如权利要求2所述网络设备中处理器间的通信装置,其特征在于所述媒介无关接口为精简10位接口RTBI。
6.如权利要求4或5所述网络设备中处理器间的通信装置,其特征在于所述第一MAC控制器与第二MAC控制器的时钟信号发送端与对方时钟信号接收端之间的连接线长度超过其他信号连接线,以使时钟信号到达对端的延迟时间满足数据信号建立保持时间的要求。
7.如权利要求4或5所述网络设备中处理器间的通信装置,其特征在于第一与第二MAC控制器中至少一个具有时钟信号延迟模块,用来延迟相互连接的时钟信号发送端和接收端中一端的时钟信号,其延迟时间满足数据信号建立保持时间的要求。
8.如权利要求3所述网络设备中处理器间的通信装置,其特征在于所述媒介无关接口为千兆媒介无关接口GMII;所述控制信号发送端包括发送使能TX_EN和发送错误指示TX_ER,对应的控制信号接收端分别为接收数据有效RX_DV和接收错误指示RX_ER。
9.如权利要求2所述网络设备中处理器间的通信装置,其特征在于所述媒介无关接口为10位接口TBI;所述时钟信号发送端为发送时钟TBC,所述时钟信号接收端为接收时钟RBC0。
10.如权利要求1所述网络设备中处理器间的通信装置,其特征在于所述媒介无关接口为串行千兆媒介无关接口SGMII;所述数据信号发送端为数据信号差分发送端TXD+/-,所述数据信号接收端为数据信号接收端RXD+/-。
11.如权利要求1至3任意一项所述网络设备中处理器间的通信装置,其特征在于所述通信装置还包括连接在第一与第二MAC控制器之间的电平转换单元,用来将第一与第二MAC控制器的发送端电平转换为对方的接收端电平。
12.如权利要求1至3任意一项所述网路设备中处理器间的通信装置,其特征在于所述通信装置还包括连接在第一或者第二MAC控制器之间的源端阻抗单元,用来匹配第一或者第二MAC控制器的发送端源端阻抗。
13.如权利要求1至3任意一项所述网络设备中处理器间的通信装置,其特征在于所述第一MAC控制器与第二MAC控制器位于不同的单板上,其间的连接经过所述两个MAC控制器所在单板的连接器。
14.如权利要求1至3任意一项所述网络设备处理器间的通信装置,其特征在于所述第一处理器与第一MAC控制器、和/或第二处理器与第二MAC控制器集成为一个处理器芯片。
15.一种网络设备中处理器间的通信方法,其特征在于,与第一处理器连接的第一MAC控制器和与第二处理器连接的第二MAC控制器具有相同的媒介无关接口,所述方法包括第一MAC控制器从其数据信号发送端向第二MAC控制器的数据信号接收端发送通信数据;第一MAC控制器从其数据信号接收端接收来自第二MAC控制器数据信号发送端的通信数据。
16.如权利要求15所述网络设备中的通信方法,其特征在于,所述方法还包括第一MAC控制器从时钟信号发送端向第二MAC控制器的时钟信号接收端发送时钟信号;第一MAC控制器从时钟信号接收端接收来自第二MAC控制器时钟信号发送端的时钟信号。
17.如权利要求16所述网络设备中的通信方法,其特征在于,所述方法还包括第一MAC控制器从控制信号发送端向第二MAC控制器对应的控制信号接收端发送控制信号;第一MAC控制器从控制信号接收端接收来自第二MAC控制器控制信号接收端的控制信号。
18.如权利要求16或17所述网络设备中的通信方法,其特征在于,所述方法还包括将第一MAC控制器发送和/或接收的时钟信号进行延时,延迟时间符合数据信号建立保持时间的要求。
19.如权利要求16或17所述网络设备中的通信方法,其特征在于,所述方法还包括延长第一MAC控制器的时钟信号发送端和时钟信号接收端与第二MAC控制器的连接线长度,使得时钟信号的延迟时间满足数据信号建立保持时间的要求。
全文摘要
本发明公开了一种网络设备中处理器间的通信装置,包括与第一处理器连接的第一MAC控制器和与第二处理器连接的第二MAC控制器,第一和第二MAC控制器具有相同的媒介无关接口;第一MAC控制器与第二MAC控制器的数据信号发送端分别连接对方的数据信号接收端。本发明实现了两个MAC控制器之间通过媒介无关接口的直接互连,在OSI七层网络结构中省去了物理层的连接,节省了两个PHY芯片,同时为两个处理器之间的高速通信提供了一种成本非常低廉的解决方案,也增加了电路的可靠性。
文档编号H04L12/00GK1988459SQ20061015641
公开日2007年6月27日 申请日期2006年12月29日 优先权日2006年12月29日
发明者王心远, 栗晋升 申请人:杭州华为三康技术有限公司
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