专利名称：支持多协议标准的ldpc码译码装置的制作方法
技术领域：
本发明涉及译码装置，尤其涉及一种LDPC码译码装置。
背景技术：
低密度奇偶校验码(LDPC)是一类可以用非常稀疏的奇偶校验矩阵或者二分图定义的线性分组码，最初由Gallager发现，所以称为Gallager码。经过数十年的沉寂，随着计算机硬件和相关理论的发展，MacKay和.Neal重新发现了它，并证明了它具有逼近香农限的性能。最新研究表明，低密奇偶校验码码具有以下优点 码长较长的LDPC码可以在极低的信噪比条件下实现无差错传输，具有逼近香农限的性能； LDPC码通常用BP算法译码，该译码算法复杂度和奇偶校验矩阵中非零元素成正比，奇偶校验矩阵中非零元素和码长成正比，从而对长码长LDPC码可以实现线性时间复杂度译码，从而逼近香农限不仅存在，而且是可实现的； BP译码算法具有内在并行性，可以用高度并行的结构实现，可以达到很高的译码吞吐量。
随着移动通讯的发展，为了实现在多种移动通讯网间无缝切换，移动终端的需要支持多种通讯标准。移动终端的信道译码方案也需要支持多种标准，但对多种标准的支持，意味着移动终端的信道译码方案的复杂度增加了，从而增加了硅片的面积和功耗，因此，支持多种通讯标准的降低硅片的面积和功耗的LDPC码译码装置是亟待解决的问题。
发明内容
为了解决现有技术中存在的问题，本发明的目的在于提供一种支持多协议标准的LDPC码译码装置。
为达到上述目的，本发明支持多协议标准的LDPC码译码装置，包括 数据输入处理模块，用于存储比特似然比的乒乓RAM阵列； 数据交叉模块，用于完成RAM读写数据和校验节点处理模块之间的数据交叉功能，并将完成数据交叉以后的比特似然比信息硬判决到所述数据输出处理模块； 校验节点处理模块，用于根据比特似然比和译码外信息，计算出相应的外信息，然后用修正最小和算法计算新的译码外信息，并且用新的译码外信息计算新的比特似然比； 外信息存储模块，用于存储译码过程中所用到的外信息； 基础矩阵存储模块，用于存储基础矩阵的多种信息； 数据输出处理模块，用于存储输出硬判决比特的输出乒乓RAM阵列，并完成译码数据打包； 主控模块，根据数据输入/输出乒乓缓冲的状态和数据包参数产生合适的控制信号，该控制信号用于控制基础矩阵存储模块、数据输入处理模块，外信息存储模块、校验节点处理模块和数据输出处理模块的运行。
其中，所述数据输入处理模块中的每个RAM均加入36比特数据读写对齐单元，该数据读写对齐单元在接口数据输入时不工作，在译码模式下工作。
其中，所述校验节点处理模块包括两个以上子校验节点处理模块，所述至少两个子校验节点处理模块并行运行。
所述校验节点处理模块采用分层修正最小和算法计算新的译码外信息，并用新的译码外信息计算新的比特似然比，该方法包括 (1)按照下面伪代码初始化LLR(qmn) For n＝0，...N-1 LLR(qn)＝yn For m＝0，...M-1 LLR(qmn)＝yn LLR(rmn)＝0 End End 其中，yn为信道软信息，qmn为译外码信息，qn为比特似然比；rmn为外信息，LLR(qmn)为qmn的对数似然比；LLR(qn)为qn的对数似然比；LLR(rmn)为rmn的对数似然比； (2)校验节点和变量节点更新，按照下面伪代码更新LLR(rmn) For m＝0，...M-1 For n∈N(m) End For n∈N(m) End End 其中 αmn′＝sign(LLR(qmn′)) βmn′＝|LLR(qmn′)| A为常数，且0.0＜A＜1.0； N(m)＝{nHmn＝1}表示参加第m个校验方程的所有比特的下标的集合； M(n)＝{mHmn＝1}表示第n个比特参加的所有校验方程的集合； N(m)\n表示参加第m个校验方程的除去第n个比特所有比特的下标的集合； M(n)\m表示第n个比特参加的除去第m个校验方程所有校验方程的集合； xn为时刻n发送的码字； cn表示xn的后验概率； qmn、qmn′为译外码信息，rmn为外信息，LLR(rmn)为rmn的对数似然比；LLR(qmn′)为qmn′的对数似然比； (3)按照下面伪代码更新LLR(qn) For n＝0，...N-1 End 其中，qnb译码输出软信息，即P(xn＝b)； qn为比特似然比，LLR(qn)为qn的对数似然比； (4)迭代中止判断，按照下面伪代码对译码输出数据进行硬判决 For n＝0，...N-1 If(LLR(qn)＞0) Else End 其中，
为译码输出硬判决，qn为比特似然比，LLR(qn)为qn的对数似然比； 如果满足或达到最大迭代次数，结束整个译码过程，否则跳到(2)继续迭代。
优选地，所述的分层修正最小和算法步骤具体为LLR(qmn)不直接存储，按照如下公式计算LLR(qmn)＝LLR(qn)-LLR(rmn)，其具体包括 (11)按照下面伪代码初始化LLR(qn)和LLR(rmn) For n＝0，...N-1LLR(qn)＝ynFor m＝0，...M-1 LLR(rmn)＝0End End (12)校验节点和比特软信息更新，按照下面伪代码更新LLR(rmn)和LLR(qn) For m＝0，…，M-1 For n∈N(m) End For n∈N(m) End End 其中A为常数，且0.0＜A＜1.0；k表示第k次迭代； (13)迭代中止判断，按照下面伪代码对译码输出数据进行硬判决 For n＝0，...N-1 If(LLR(qn)＞0) Else End 如果满足或达到最大迭代次数，结束整个译码过程，否则跳到(12)继续迭代。
所述基础矩阵存储模块可以存储不同协议标准的基础矩阵的多种信息，包括基础矩阵系数，数据交叉模块的连接关系以及该基础矩阵对应的译码修正系数。
本发明的LDPC译码装置可支持多码率多协议标准，并能有效降低译码装置的功耗和硅片面积。能够高效高速实现多协议标准LDPC码的译码；通过采用分层修正最小和算法，和标准LDPC译码算法(BP算法)相比可以加快译码收敛，有效降低迭代次数以提高吞吐量，最好情况下可以节省一半的迭代次数。
图1为本发明的支持多协议标准的LDPC译码装置结构框图； 图2为本发明的装置中的数据输入处理模块结构框图； 图3为本发明的装置中的数据交叉模块结构框图； 图4为本发明的装置中的校验节点处理单元电路实现框图； 图5为本发明的装置中的外信息存储模块结构框图； 图6为本发明的装置中的基础矩阵存储模块结构框图； 图7为本发明的装置中的数据输出处理模块结构框图。
具体实施例方式 下面结合附图对本发明的支持多协议标准的LDPC码译码装置进行详细的说明。本实施例以IEEE 802.16e的LDPC码为例。IEEE 802.16e中的LDPC码由五个基础矩阵定义。IEEE 802.16e中的LDPC码包括4种码率1/2、2/3、3/4和5/6。其中1/2码率和5/6码率每种码率只有一种基础矩阵，2/3和3/4码率每种码率有两种基础矩阵。对于每种码率，IEEE 802.16e中的LDPC码具有19种码长，范围为576-2304，步长为96，分别对应QPSK调制方式下从6到24个子信道。在手机电视标准和IEEE 802.11n标准中也采用了LDPC码，其基础矩阵同IEEE802.16e中的LDPC码的基础矩阵不同，但本发明的装置能够实现不同基础矩阵的LDPC码的译码。IEEE 802.16e LDPC基础矩阵有24列。
本发明可以支持多协议标准的对LDPC码进行译码的装置中的各模块的连接及功能如图1所示主要包括数据输入处理模块，数据交叉模块，校验节点处理模块，外信息存储模块，主控模块，基础矩阵存储模块，以及数据输出处理模块；该图1中的各模块之间的连线，粗线表示数据总线，细线表示控制信号。
其中，数据输入处理模块用于存储比特似然比的乒乓RAM阵列，包括LDPC译码装置的输入接口； 数据交叉模块用于完成RAM读写数据和校验节点处理模块之间的数据交叉功能，并将完成数据交叉以后的比特似然比信息硬判决到所述数据输出处理模块； 校验节点处理模块用于根据比特似然比qn和译码外信息qmn计算出相应的外信息rmn，然后用修正最小和算法计算新的qmn，并且用新的qmn计算新的qn； 外信息存储模块用于存储译码过程中所用到的外信息rmn； 基础矩阵存储模块用于存储基础矩阵的多种信息； 数据输出处理模块用于存储输出硬判决比特的输出乒乓RAM阵列，并完成译码数据打包； 主控模块，根据数据输入/输出乒乓缓冲的状态和数据包参数产生合适的控制信号，该控制信号用于控制基础矩阵存储模块、数据输入处理模块，外信息存储模块、校验节点处理模块和数据输出处理模块的运行。
主控模块按行从基础矩阵存储模块中读出基础矩阵数据，主要是循环移位系数(决定RAM读写地址的生成)和系数之间的连接关系(决定数据交叉网络的连接)，然后使能数据输入处理模块和外信息存储器模块，输入数据dat_in送入数据输入处理模块，主控模块从数据输入处理模块的存储器和外信息存储器中读取数据qn和rmn经过数据交叉模块送到校验节点处理模块开始一次行译码的过程，当完成完整的一次迭代以后，主控模块判断校验是否通过和是否达到最大允许迭代次数，如果条件满足停止迭代输出当前数据，如果条件不满足就发出使能信号开始一次新的迭代。译码迭代完成后，译码结果送到数据输出处理模块，数据输出处理模块将译码结果dat_out送出。
如图2所示，数据输入处理模块的结构的主要功能如下 主要是一个存储比特似然比的乒乓RAM阵列，包括LDPC译码装置的输入接口。为了使译码装置输入输出流畅，在译码输入端使用乒乓缓冲，在当前帧正在处理的时候接收下一帧的数据输入。译码装置输入数据为比特似然比，输入接口数据位宽为32-b，一次可以输入四个比特似然比。采用乒乓RAM阵列可提高吞吐量。
每块RAM的大小为(36×96/4)×b＝864-b。图2中的参数寄存器需要存放每个数据包对应的配置参数。
RAM中每个WORD(字)存放四个比特似然比信息，每次只能按照WORD读写。校验节点处理模块每次同时处理4行，每个循环需要从每块RAM中连续读取四个比特似然信息，由于基础矩阵循环移位系数取值的随机性，连续四个比特似然信息在WORD中的起始地址是随机的，所以有可能需要跨越WORD读取数据，需要将前后两个WORD读取的数据拼接起来。为了实现这个功能，每块RAM都加入了36比特数据读写对齐单元。该数据读写对齐单元在接口数据输入的时候不工作，在译码模式下才工作。
如图3所示，数据交叉模块的主要功能如下 数据交叉模块负责完成RAM(比特似然比和外信息)读写数据和校验节点处理模块之间的数据交叉功能，并将完成数据交叉以后的比特似然比信息硬判决到数据输出模块。数据交叉关系由基础矩阵ROM中读出的矩阵行连接系数来配置。
消耗的资源(开关数)24×20×24×4＝46080，这个数字是基于全连接交换矩阵的，实际For n＝0，...N-1 If(LLR(qn)＞0) Else End 其中，
为译码输出硬判决，
为译码输出硬判决，qn为比特似然比，LLR(qn)为qn的对数似然比； 如果满足或达到最大迭代次数，结束整个译码过程，否则跳到(2)继续迭代。
具体实现时为了降低复杂度，需要将上述算法作一下变形，LLR(qmn)不直接存储，在使用的时候按照以下公式计算出来 LLR(qmn)＝LLR(qn)-LLR(rmn) 变形以后算法步骤如下 (11)按照下面伪代码初始化LLR(qn)和LLR(rmn) For n＝0，...N-1 LLR(qn)＝yn For m＝0，...M-1 LLR(rmn)＝0 End End (12)校验节点和比特软信息更新，按照下面伪代码更新LLR(rmn)和LLR(qn) For m＝0，...M-1 For n∈N(m) End For n∈N(m) End End 其中Aconst，0.0＜A＜1.0，k第k次迭代； 很多连接按照当前的矩阵是不可能用到的，可以根据实际基础矩阵的连接关系配置所需要的开关从而节约资源。
数据交叉模块是按照IEEE 802.16e基础矩阵最大行重量(20)配置的，在应用时可能达不到这个行重量，这时将空闲的qn配成最大的数，qmn配成0，这样对最小和算法运算结果就没有影响。为了支持多种协议标准的LDPC码，数据交叉模块可按照各协议标准中基础矩阵的最大行重量配置。
如图4所示，校验节点处理模块的主要功能如下 用比特似然比qn和译码外信息qmn计算出相应的外信息rmn，然后用分层修正最小和算法计算新的qmn，并且用新的qmn计算新的qn。LDPC码的标准译码算法是BP算法(BeliefPropagation算法，即Message Passing算法)，该算法是基于定义LDPC码奇偶校验矩阵 H(m×n)，n为LDPC码的码长，m为校验位长度。
本发明采用的分层修正最小和算法计算新的qmn，并且用新的qmn计算新的qn，和标准对数域BP算法的差别在两点 1、直接用信道软信息yn对码字比特的对数似然比进行初始化，不需要信道噪声方差信息σ2，也就是不需要估计码字所对应的信道信噪比； 2、用下面公式对
进行近似减少运算复杂度 其中，常数A和LDPC码的校验矩阵H的行重量有关系，取值为0.6～0.9，确切的数值要通过仿真来确定。分层修正最小和算法步骤包括 (1)按照下面伪代码初始化LLR(qmn) For n＝0，...N-1 LLR(qn)＝yn For m＝0，...M-1 LLR(qmn)＝yn LLR(rmn)＝0 End End 其中，yn为信道软信息，qmn为译外码信息，qn为比特似然比；rmn为外信息，LLR(qmn)为qmn的对数似然比；LLR(qn)为qn的对数似然比；LLR(rmn)为rmn的对数似然比。
(2)校验节点和变量节点更新，按照下面伪代码更新LLR(rmn) For m＝0，...M-1 For n∈N(m) End For n∈N(m) End End 其中 αmn′＝sign(LLR(qmn′)) βmn′＝|LLR(qmn′)| Aconst，0.0＜A＜1.0 N(m)＝{nHmn＝1}表示参加第m个校验方程的所有比特的下标的集合； M(n)＝{mHmn＝1}表示第n个比特参加的所有校验方程的集合； N(m)\n表示参加第m个校验方程的除去第n个比特所有比特的下标的集合； M(n)\m表示第n个比特参加的除去第m个校验方程所有校验方程的集合； xn为时刻n发送的码字； cn表示xn的后验概率； qmn、qmn′为译外码信息，rmn为外信息，LLR(rmn)为rmn的对数似然比；LLR(qmn′)为qmn′的对数似然比； (3)按照下面伪代码更新LLR(qn) For n＝0，...N-1 End (4)迭代中止判断，按照下面伪代码对译码输出数据进行硬判决 (13)迭代中止判断，按照下面伪代码对译码输出数据进行硬判决 For n＝0，...N-1 If(LLR(qn)＞0) Else End 如果满足或达到最大迭代次数结束整个译码过程，否则跳到(12)继续迭代。
分层译码算法和标准BP调度算法的区别在于，在迭代中当更新完H矩阵中每一行非零元素对应的LLR(rmn)后马上更新该行每个非零元素对应列所有非零元素对应的LLR(qmn)，然后再对H矩阵中的下一行进行译码。该算法和标准BP算法相比可以加快译码收敛，节省迭代次数以提高吞吐量，最好情况下可以节省一半的迭代次数。
校验节点处理模块内部包含四个子校验节点处理单元，也就是说该模块可以一次并行处理LDPC奇偶校验矩阵中的四行。校验节点处理单元电路实现框图如图4所示。设计LDPC译码器工作时钟为100MHz，四个子校验节点处理单元并行计算，平均迭代次数为7次，经过计算对于码长(2304-b)译码器吞吐量可达100Mbps，能够满足IEEE 802.16e和手机电视和IEEE802.11n等标准的要求。进一步提高吞吐量可通过增加子校验节点处理单元并行计算的数据来实现。总之，LDPC译码装置的吞吐量和译码装置的工作时钟，与译码装置平均迭代次数数据包的长度(数据包越短流水开销越大)，以及校验节点处理单元并行计算数目都有关系。
如图5所示，外信息存储模块的主要功能存储译码过程中所用到的外信息rmn。IEEE802.16e LDPC基础矩阵有24列，所以外信息RAM总共有24块，每块存储一列的外信息。每块RAM的都是双口RAM，其读写数据线宽度都是32，存放4个外信息rmn。
主控模块控制整个译码器的运行，它根据数据输入/输出乒乓缓冲的状态和数据包参数产生合适的控制信号。其输出的控制信号将控制以下模块的运行数据输入处理模块，外信息存储模块，基础矩阵存储模块和数据输出处理模块。
主控模块将产生各种层次的控制信号，包括数据包级别(包处理开始信号、包处理结束信号)、迭代级别(迭代处理开始信号)和层级别(层处理开始信号)。在这些信号的控制下，数据输入处理模块，按层读写比特似然信息，清除输入乒乓缓冲状态寄存器；外信息存储模块，初始化外信息存储模块(置零)，按层读写外信息存储模块；基础矩阵存储模块，按行读取基础矩阵ROM中的信息；数据输出处理模块，按层写入硬判决比特，置位输出乒乓缓冲状态寄存器。
如图6所示，基础矩阵存储模块，其主要功能是存储有关于基础矩阵的多种信息。不同协议标准的LDPC码，其基础矩阵是不同的。按照IEEE 802.16e标准，总共有6个基础矩阵。对于每个基础矩阵，存有以下信息基础矩阵系数(存储所有系数，包括-1)，该系数是相应列的第几个非零系数(3-b)，数据交叉模块的连接关系(按行存储，每行5-b×2×24)，该基础矩阵对应的译码修正系数。
对于基础矩阵系数，将系数从ROM中读出以后需要根据码长参数做如下处理对于码率1/2、2/3B、3/4A和B、5/6码，相应的移位因子{p(f，i，j)}通过对{p(i，j)}按下式运算得到
其中
表示对x下取整。
对于码率2/3A码，相应的移位因子{p(f，i，j)}通过对{p(i，j)}按下式运算得到 其中每个基础矩阵具有nb＝24列，对于码长n其扩展因子为zf＝n/24，这里下标f对应每种码率各个码长的索引，f＝0，1，2，...18。对于码长2304，扩展因子为z0＝96。
经过计算系数和列内位置ROM需要16K大小的RAM，存储交叉连接系数也需要16K大小的RAM。存储译码修正系数的ROM数据比较少，可以通过组合逻辑来实现。
系数ROM宽度为64-b(两个32-b)，一次可以读出6个系数和列内偏置索引(总共10b×6)，24个系数需要读四次。同样48个数据交叉索引也需要读四次。
读出来的系数被缓存在两级的寄存器中，设置两级寄存器的目的是当前层的配置系数正在使用的时候可以并行读取下一层的配置系数，在层切换的时候更新当前配置系数。
不同协议标准的LDPC码，其基础矩阵是不同的，扩充基础矩阵存储模块中存储的基础矩阵的数目，则增加对新的标准协议的LDPC码的支持。
如图7所示，数据输出处理模块主要是一个存储输出硬判决比特的输出乒乓RAM阵列，此外完成译码数据打包功能。和数据输入处理模块类似，当硬判决数据写入RAM需要执行4比特数据对齐操作。由于需要对读写的数据进行缓存和拼接，数据读写对齐单元将消耗掉一些寄存器。
输出乒乓RAM阵列可以使译码过程和数据输出过程独立，从而可以并行执行。采用乒乓RAM阵列可提高吞吐量。每块RAM的大小为96比特，读写数据宽度都是4-b。IEEE802.1be LDPC基础矩阵有24列，需要48块RAM。RAM读写的地址生成通过按行从基础矩阵存储模块中读出的基础矩阵系数来配置。图7中的参数寄存器存放每个数据包译码结果信息。
本发明通过采用分层修正最小和算法，和标准LDPC译码算法(BP算法)相比可以加快译码收敛，有效降低迭代次数以提高吞吐量，最好情况下可以节省一半的迭代次数。
本发明装置的基础矩阵存储模块可以存储不同协议标准的基础矩阵，并在存储的基础矩阵的基础上进行译码运算。因此，本发明的装置可支持多码率多协议标准的LDPC码并能有效降低译码装置的功耗和硅片面积，能够高效高速实现多协议标准LDPC码的译码。
权利要求
1.一种支持多协议标准的LDPC码译码装置，包括
数据输入处理模块，用于存储比特似然比的乒乓RAM阵列；
数据交叉模块，用于完成RAM读写数据和校验节点处理模块之间的数据交叉功能，并将完成数据交叉以后的比特似然比信息硬判决到所述数据输出处理模块；
校验节点处理模块，用于根据比特似然比和译码外信息，计算出相应的外信息，然后用修正最小和算法计算新的译码外信息，并且用新的译码外信息计算新的比特似然比；
外信息存储模块，用于存储译码过程中所用到的外信息；
基础矩阵存储模块，用于存储基础矩阵的多种信息；
数据输出处理模块，用于存储输出硬判决比特的输出乒乓RAM阵列，并完成译码数据打包；
主控模块，根据数据输入/输出乒乓缓冲的状态和数据包参数产生合适的控制信号，该控制信号用于控制基础矩阵存储模块、数据输入处理模块，外信息存储模块、校验节点处理模块和数据输出处理模块的运行。
2.根据权利要求1所述的支持多协议标准的LDPC码译码装置，其特征在于，所述数据输入处理模块中的每个RAM均加入36比特数据读写对齐单元，该数据读写对齐单元在接口数据输入时不工作，在译码模式下工作。
3.根据权利要求1所述的支持多协议标准的LDPC码译码装置，其特征在于，所述校验节点处理模块包括两个以上子校验节点处理模块，所述至少两个子校验节点处理模块并行运行。
4.根据权利要求1所述的支持多协议标准的LDPC码译码装置，其特征在于，所述校验节点处理模块采用分层修正最小和算法计算新的译码外信息，并用新的译码外信息计算新的比特似然比，该方法包括
(1)按照下面伪代码初始化LLR(qmn)
Forn＝0，...N-1
LLR(qn)＝yn
Form＝0，...M-1
LLR(qmn)＝yn
LLR(rmn)＝0
End
End
其中，yn为时刻n信道输出的软信息，qmn为译外码信息，qn为比特似然比；rmn为外信息，LLR(qmn)为qmn的对数似然比；LLR(qn)为qn的对数似然比；LLR(rmn)为rmn的对数似然比；
(2)校验节点和变量节点更新，按照下面伪代码更新LLR(rmn)
Form＝0，...M-1
Forn∈N(m)
End
Forn∈N(m)
End
End
其中
αmn’＝sign(LLR(qmn’))
βmn’＝|LLR(qmn’)|
A为常数，且0.0＜A＜1.0；
N(m)＝{nHmn＝1}表示参加第m个校验方程的所有比特的下标的集合；
M(n)＝{mHmn＝1}表示第n个比特参加的所有校验方程的集合；
N(m)\n表示参加第m个校验方程的除去第n个比特所有比特的下标的集合；
M(n)\m表示第n个比特参加的除去第m个校验方程所有校验方程的集合；
xn为时刻n发送的码字；
cn表示xn的后验概率；
qmn、qmn’为译外码信息，rmn为外信息，LLR(rmn)为rmn的对数似然比；LLR(qmn’)为qmn’的对数似然比；
(3)按照下面伪代码更新LLR(qn)
Forn＝0，...N-1
End
其中，qnb为译码输出软信息，即P(xn＝b)；
qn为比特似然比，LLR(qn)为qn的对数似然比；
(4)迭代中止判断，按照下面伪代码对译码输出数据进行硬判决
Forn＝0，...N-1
If(LLR(qn)＞0)
Else
End
其中，
为译码输出硬判决，qn为比特似然比，LLR(qn)为qn的对数似然比；
如果满足或达到最大迭代次数，结束整个译码过程，否则跳到(2)继续迭代。
5.根据权利要求4所述的支持多协议标准的LDPC码译码装置，其特征在于，所述的分层修正最小和算法步骤具体为LLR(qmn)不直接存储，按照如下公式计算
LLR(qmn)＝LLR(qn)-LLR(rmn)
其具体步骤包括
(11)按照下面伪代码初始化LLR(qn)和LL(rmn)
Forn＝0，...N-1
LLR(qn)＝yn
For m＝0，...M-1
LLR(rmn)＝0
End
End
(12)校验节点和比特软信息更新，按照下面伪代码更新LLR(rmn)和LLR(qn)
For m＝0，...M-1
Forn∈N(m)
End
Forn∈N(m)
End
End
其中A为常数，且0.0＜A＜1.0；k表示第k次迭代；
(13)迭代中止判断，按照下面伪代码对译码输出数据进行硬判决
For n＝0，...N-1
If(LLR(qn)＞0)
Else
End
如果满足或达到最大迭代次数，结束整个译码过程，否则跳到(12)继续迭代。
6.根据权利要求1所述的支持多协议标准的LDPC码译码装置，其特征在于，所述基础矩阵存储模块可以存储不同协议标准的基础矩阵的多种信息，所述基础矩阵的多种信息包括基础矩阵系数，数据交叉模块的连接关系以及该基础矩阵对应的译码修正系数。
全文摘要
本发明公开一种支持多协议标准的LDPC码译码装置，涉及译码装置，为解决现有译码装置不支持多协议标准的问题而发明。本发明设置数据输入处理模块，数据交叉模块，校验节点处理模块，外信息存储模块，基础矩阵存储模块，数据输出处理模块，主控模块，根据数据输入/输出乒乓缓冲的状态和数据包参数产生合适的控制信号，该控制信号用于控制基础矩阵存储模块、数据输入处理模块，外信息存储模块、校验节点处理模块和数据输出处理模块的运行。实现了支持多协议标准的LDPC码译码的目的。
文档编号H04L1/00GK101212277SQ20061016736
公开日2008年7月2日 申请日期2006年12月29日 优先权日2006年12月29日
发明者王锦山 申请人:中兴通讯股份有限公司