同步帧检错、纠错方法和装置的制作方法

专利名称：同步帧检错、纠错方法和装置的制作方法
技术领域：
本发明涉及通信内容的检错、纠错技术，具体涉及同步帧检错、纠错方 法和装置。
背景技术：
在目前所应用的同步技术中，发送方要向接收方发送包含同步帧和数据 帧的超帧，该超帧的结构如图l所示。图1中，发送方发射的用于同步的每 个同步帧信号包含两部分，第一部分为一个固定的m-bit的固定同步序列 (Sync);第二部分为 一个n-bit的递减索引号(Index)。所述Index的递 减方式通常为上一帧的索引号为x，则下一帧索引号为x-l;当Index递减 到0时，后面紧跟的为数据帧。
接收方首先根据m-bit的Sync找到同步帧的帧头，然后判断当前的Index 值是否为0，如果为0，则把后面的内容解释为数据帧；否则，继续接收帧 结构中的内容，直到Index减为0时开始接收数据帧。
上述操作方式明显存在以下缺点
目前还没有针对同步帧的检错、纠错等错误处理方案，因此对同步帧的 信号保护不够。在通信中，尤其是无线通信中，由于信道的快速多变，误码 是很普遍的现象；因此，如果n-bit的Index中任一比特发生错误，都会导 致接收方的同步错误。这将导致接收方对数据帧的起始位置判断错误，进而 错误地接收数据帧；这也会导致用户满意度的明显降低。

发明内容
有鉴于此，本发明实施例的一个目的在于提供一种同步帧的检错方法和装 置，以便检测来自发送端的同步帧的正确性，提高用户满意度。
本发明实施例的另一个目的在于提供一种同步帧的纠错方法和装置，以对 来自发送端的同步帧进行纠错，提高用户满意度。
为达到上述目的，本发明实施例的技术方案是这样实现的
本发明实施例公开了一种同步帧检错方法，该方法包括
发送端根据自身同步帧序列的帧结构得到发送端信息序列，再根据发送端
信息序列和生成多项式得到发送端校验序列并发送给接收端；
接收端根据来自发送端的同步帧序列的帧结构得到与校验序列相关的
接收端信息序列，并根据所述接收端信息序列和所述生成多项式得到接收端
校验序列，再根据所述接收端校验序列和所述发送端校验序列确定同步帧传
输正确性。
本发明实施例还公开了一种同步帧检错装置，该装置包括与校验序列的比 特数相同的乘法器、异或器和寄存器；
其中，异或器与寄存器的连接方式为间隔串联，位于末端的寄存器的输 出端分别通过所述乘法器中的一个乘法器与每个异或器的输入端相连；从位 于头端的乘法器到位于末端的乘法器中，分别设置有生成多项式系数。
本发明实施例还公开了 一种实现同步帧检错的发送端设备，该设备包括与 校验序列的比特数相同数量的乘法器、异或器和寄存器，还包括与所有寄存器 相连的数据发射通道；
其中，异或器与寄存器的连接方式为间隔串联，位于末端的寄存器分别通 过所述乘法器中的一个乘法器与每个异或器相连；从位于头端的乘法器到位于 末端的乘法器中，分别设置有生成多项式系数；
所述寄存器，用于将得到的值反馈给相连的乘法器，并将最终得到的值发 送给所述数据发射通道；
所述数据发射通道，用于将来自所有寄存器的值作为发送端校验序列发 送给接收端。
本发明实施例还公开了一种实现同步帧检错的接收端设备，该设备包括与 校验序列的比特数相同数量的乘法器、异或器和寄存器，还包括与所有寄存器相连的检错比较器；
其中，异或器与寄存器的连接方式为间隔串联，位于末端的寄存器分别通
过所述乘法器中的一个乘法器与每个异或器相连；从位于头端的乘法器到位于 末端的乘法器中，分别设置有生成多项式系数；
所述寄存器，用于将得到的值反馈给相连的乘法器，并将最终得到的值作 为发送端校验序列发送给检错比较器；
所述检错比较器，用于根据来自发送端的发送端校验序列与收到的所述 接收端校验序列确定同步帧传输的正确性。
本发明实施例还公开了一种同步帧纠错方法，该方法包括
发送端根据自身同步帧序列的帧结构得到发送端信息序列，再根据发送端 信息序列和生成多项式得到发送端校验序列并发送给接收端；
接收端根据来自发送端的同步帧序列的帧结构得到与校验序列相关的 接收端信息序列，并根据所述接收端信息序列得到伴随序列，根据该伴随序 列得到错误样式，再根据该错误样式和所述接收端信息序列得到纠错结果。
本发明实施例还公开了 一种同步帧纠错装置，该装置包括通过异或器相连 的用于存储发送端信息序列的寄存器以及用于存储伴随序列的寄存器，还包括 与存储伴随序列的所述寄存器通过加法器、纠错比较器相连的用于存储错误样 式的寄存器，还包括与存储^睹误样式的所述寄存器相连的异或器；
其中，存储发送端信息序列的所述寄存器，用于将自身存储的发送端信息 序列发送给相连的异或器，以生成伴随序列；
存储伴随序列的所述寄存器，用于保存相连的异或器发来的伴随序列，并 将存储的伴随序列发送给加法器、纠错比较器，以生成错误样式；
存储错误样式的所述寄存器，用于保存相连的纠错比较器发来的错误样 式，并将存储的错误样式发送给相连的异或器，以生成纠错结果。
与现有技术相比，本发明实施例所提供的的同步帧检错、纠错的方法和 装置，能分别实现同步帧检错、纠错，提高了用户满意度。


图1为现有技术的超帧结构图2为本发明实施例的超帧结构图3为本发明实施例的同步帧检错流程图4为实现图3所示流程的装置及原理示意图5为本发明实施例的同步帧纠错流程图6为实现图5所示流程的装置及原理示意图。
具体实施例方式
下面结合附图及具体实施例对本发明详细说明。
本发明实施例所提供的同步帧检错方法包括发送端根据自身同步帧序 列的帧结构得到发送端信息序列，再根据发送端信息序列和生成多项式得到 发送端校验序列并发送给接收端；接收端根据来自发送端的同步帧序列的帧 结构得到与校验序列相关的接收端信息序列，并根据所述接收端信息序列和 所述生成多项式得到接收端校验序列，再根据所述接收端校验序列和所述发 送端校验序列确定同步帧传输正确性。
本发明实施例所提供的同步帧检错装置包括与校验序列的比特数相同 的乘法器、异或器和寄存器；其中，异或器与寄存器的连接方式为间隔串联，
或器的输入端相连；从位于头端的乘法器到位于末端的乘法器中，分别设置 有生成多项式系数。
本发明实施例所提供的实现同步帧检错的发送端设备包括与校验序列 的比特数相同数量的乘法器、异或器和寄存器，还包括与所有寄存器相连的 数据发射通道；其中，异或器与寄存器的连接方式为间隔串联，位于末端的 寄存器分别通过所述乘法器中的一个乘法器与每个异或器相连；从位于头端 的乘法器到位于末端的乘法器中，分别设置有生成多项式系数；所述寄存器， 用于将得到的值反馈给相连的乘法器，并将最终得到的值发送给所述数据发 射通道；所述数据发射通道，用于将来自所有寄存器的值作为发送端校验序 列发送给接收端。
本发明实施例所提供的实现同步帧检错的接收端设备包括与校验序列 的比特数相同数量的乘法器、异或器和寄存器，还包括与所有寄存器相连的 检错比较器；其中，异或器与寄存器的连接方式为间隔串联，位于末端的寄 存器分别通过所述乘法器中的一个乘法器与每个异或器相连；从位于头端的 乘法器到位于末端的乘法器中，分别设置有生成多项式系数；所述寄存器， 用于将得到的值反馈给相连的乘法器，并将最终得到的值作为发送端校验序 列发送给检错比较器；所述检错比较器，用于根据来自发送端的发送端校验 序列与收到的所述接收端校验序列确定同步帧传输的正确性。
本发明实施例所提供的同步帧纠错方法包括发送端根据自身同步帧序 列的帧结构得到发送端信息序列，再根据发送端信息序列和生成多项式得到 发送端校验序列并发送给接收端；接收端根据来自发送端的同步帧序列的帧 结构得到与校验序列相关的接收端信息序列，并根据所述接收端信息序列得 到伴随序列，根据该伴随序列得到错误样式，再根据该错误样式和所述接收 端信息序列得到纠错结果。
本发明实施例所提供的同步帧纠错装置包括通过异或器相连的用于存 储发送端信息序列的寄存器以及用于存储伴随序列的寄存器，还包括与存储 伴随序列的所述寄存器通过加法器、纠错比较器相连的用于存储错误样式的 寄存器，还包括与存储错误样式的所述寄存器相连的异或器；其中，存储发 送端信息序列的所述寄存器，用于将自身存储的发送端信息序列发送给相连 的异或器，以生成伴随序列；存储伴随序列的所述寄存器，用于保存相连的 异或器发来的伴随序列，并将存储的伴随序列发送给加法器、纠错比较器， 以生成错误样式；存储错误样式的所述寄存器，用于保存相连的纠错比较器 发来的错误样式，并将存储的错误样式发送给相连的异或器，以生成纠错结 果。
参见图2，图2为本发明实施例的超帧结构图。图2中，超帧由包含不 同Index的同步帧序列组成，每个同步帧序列包含四部分，第一部分是一个 固定的a-bit的同步帧序列(Sync Sequence );第二部分是一个b-bit的数据 帧长度；第三部分是一个c-bit的递减Index;第四部分是一个d-bit的校验 序列(Parity)。所述Index的递减方式通常为上一帧的索引号为x,则下 一帧索引号为x-l;当Index递减到O时，后面紧跟的为数据帧。
由图2可见，本发明实施例在超帧中添加了新的数据结构数据帧长度、 Parity 。
其中，数据帧长度用于表明当前超帧中所包含的数据帧的长度。这样， 当接收端收到超帧时，就可以读取其中的数据帧长度，以获知接收该超帧中 所包含的数据帧要花费多少时间。这样做的好处是接收端在获知接收数据 帧所要花费的时间后，可以根据该时间灵活确定在接收数据帧时所需要的静 默期(Quiet Period)。相比较而言，现有技术只支持接收方按最大数据帧长 度进行相应的静默期安排；这明显会造成时间和资源的浪费，因而影响系统 正在进行的通信操作。
另外，每个同步帧中的Parity都是根据该同步帧序列的帧结构生成的， 用于对Parity所在的同步帧进行^r错。
在实际应用中，数据帧长度和Parity的比特数无须限制，并且可以随意 设置于同步帧序列的帧结构中的任意位置，只要接收端能够顺利获取即可。 并且，除了数据帧长度和Parity以外，还可以在同步帧序列的帧结构中设置 其它数据结构。
对同步帧完成了如图2所示的设置后，就可以进行检错过程了，具体的
检错过程如图3所示。参见图3，图3为本发明实施例的同步帧检错流程图，
该流程包括以下步骤
步骤310:发送端根据自身同步帧序列的帧结构得到发送端信息序列。 具体而言，除了 Parity以外，同步帧序列的帧结构中包括Sync S叫uence、
数据帧长度、Index数据结构，因此可以利用Sync Sequence、数据帧长度、
Index中的一个或多个得到发送端信息序列。
假设发送端根据自身同步帧序列的帧结构中包含的Sync S叫uence、数 据帧长度和Index得到发送端信息序列，则该发送端信息序列的取值可以表 示为
<formula>formula see original document page 14</formula>
上式中的"。、w,等均为信息多项式系数；其中，"。是对应Sync Sequene 最左边的bit, w,对应从左数Sync Sequene第二个bit，依次往后，w。一对应
Sync S叫uene最右边的bit，"。对应Quiet Period序列最左边的bit, "。+""对 应Index序列最右边的bit。
步骤320:发送端根据发送端信息序列和生成多项式得到发送端校验序列。
具体而言，所述生成多项式是依校验序列的比特长度既定的多项式，表 示为
<formula>formula see original document page 14</formula>
其中，g。、 g,等均为生成多项式系数；p为校验序列的比特长度。
发送端根据信息序列和生成多项式得到的发送端校验序列表示为
<formula>formula see original document page 14</formula>
得到发送端校验序列后，发送端就可以将得到的发送端校验序列加入
Parity所在的数据结构中，并将加入了发送端校验序列的同步帧发送给接收端。
在以上所述操作中，所采用的g")可以为任意的生成多项式， 一般选用 本原多项式。当由于不同的同步帧长度限制而带来了的不同Parity长度要求 时，可以采用对应长度的本原多项式。例如，所要求的Parity长度为10时， 可以将V。+x、l作为生成多项式。
需要说明的是在实际应用中，发送端还可以根据自身同步帧序列的帧 结构中包含的其它数据结构得到发送端信息序列，如根据数据帧长度和 Index得到发送端信息序列"00 = <formula>formula see original document page 14</formula>
步骤330:接收端根据来自发送端的同步帧序列的帧结构得到与校验序 列相关的接收端信息序列。
具体而言，接收端所收到的同步帧中包含Sync Sequence,数据帧长度、 Index和Parity。由于发送端是根据Sync S叫uence、数据帧长度和Index得 到的发送端信息序列，因此可以认为Sync S叫uence、数据帧长度和Index 是与校验序列相关的信息序列内容。基于此，接收端需要从收到的同步帧中 获取与校验序列相关的信息序列内容SyncS叫uence、数据帧长度和Index, 并根据获取的Sync S叫uence、数据帧长度和Index得到接收端信息序列。得 到接收端信息序列的方法与前述的得到发送端信息序列的方法相同。
需要说明的是为了保证检错过程能够顺利进行，需要预先在发送端和 接收端设置与校验序列相关的信息序列内容。
步骤340:接收端根据接收端信息序列和生成多项式得到接收端校验序 列。本步骤操作方法与步骤320的操作方法基本相同。
步骤350:接收端根据接收端校验序列和来自发送端的发送端校验序列
确定同步帧传输正确性。
具体而言，接收端可以从来自发送端的所述同步帧中获取发送端校验序
列，并比较获取的发送端校验序列与得到的所述接收端校验序列是否相同， 如果相同，接收端确定同步帧传输正确；否则，接收端确定同步帧传输错误。 当确定同步帧传输正确时，接收端还可以进一步获取该同步帧中的 Index,并根据Index的递减特性确定Index的取值何时递减到0，以便在Index 的取值递减到0时接收紧随其后的数据帧；并且，接收端还可以进一步获取 所述同步帧中的数据帧长度，并根据获取的数据帧长度确定接收数据帧时所 需要的时长。
当确定同步帧传输错误时，接收端可以不对目前收到的同步帧进行处 理，而是继续接收下一个同步帧，并根据收到的同步帧进行检错。这时，接 收端所进行的具体检错方法由步骤330至步骤350构成。
为了顺利完成图3所示流程，需要设置如图4所示的装置。参见图4，图4为实现图3所示流程的装置及原理示意图。
图4所示的检错装置可以设置于发送端，也可以设置于接收端；该检错
装置包括与校验序列的比特数相同数量的乘法器、异或器和寄存器。其中， 异或器与寄存器的连接方式为间隔串联，即位于头端的第一异或器的输出 端与寄存器O的输入端相连，寄存器O的输出端与第二异或器的输入端相连， 第二异或器的输出端与寄存器i的输入端相连……以此类推，直到位于末端 的异或器的输出端与位于末端的寄存器的输入端相连。
再有，位于末端的寄存器的输出端分别通过一个乘法器与每个异或器的 输入端相连；可以将与位于头端的异或器相连的乘法器称为头端乘法器，将 与位于末端的异或器相连的乘法器称为末端乘法器。从头端乘法器到末端乘 法器的各乘法器中，分别设置有g。、 g,……g"+,等生成多项式系数。
在实际应用时，通常需要先将所有寄存器清O，再从位于头端的异或器 依次输入得到的信息序列(如果检错装置位于发送端，该信息序列是发送端 信息序列；如果检错装置位于接收端，该信息序列是接收端信息序列) "。,^…，A—,;其中，根据信息序列内容的不同，k的取值也可能不同，如
A:二a + 6 + c或者A:二6 + c。
每输入一个信息序列时，各寄存器都会得到一个值；并且，位于末端的 寄存器会将得到的值发送给各乘法器，由各乘法器用自身被设置的生成多项 式系数与来自寄存器的值相乘，再将乘积发送给相连的异或器，以便异或器 在下次收到生成多项式系数时 一 并根据收到的所述乘积进行异或运算。
当针对最后输入的信息序列完成计算时，各寄存器中均会最终得到 一个 值，由所有寄存器中的值所组成的序列就是校验序列。如杲检错装置位于发 送端，各寄存器则将得到的值发送给相连的数据发射通道，由数据发射通道
将来自所有寄存器的值作为发送端校验序列发送给接收端。如果检错装置位 于接收端，各寄存器则将得到的值发送给相连的检错比较器，由该检错比较
逸jt n w ，-* w ^ * ，-* w校ha &列萄
行比较，以确定同步帧传输的正确性。
序列是否相同，如果相同，检错比较器确定同步帧传输正确；否则，检错比
较器确定同步帧传输错误。
另外，所述检错比较器还可以进一步与数据接收单元相连，并在确定同
步帧传输正确时通知数据接收单元；数据接收单元则获取正确传输的该同步 帧中的Index和数据帧长度，根据获取的Index确定接收数据帧的时间，并 根据获取的数据帧长度确定接收数据帧时所需要的时长，再根据确定的接收 数据帧的时间以及所需时长接收数据帧。
在实际应用中，位于头端的异或器通常与所述数据接收单元相连，用于 从该数据接收单元接收信息序列。
由以上所述可见，图3和图4中所描述的内容能够实现对同步帧进行检 错，因而可以检测来自发送端的同步帧的正确性；并且，图2中还指示出了 数据帧长度，有利于灵活确定在接收数据帧时所需要的时长。上述优点都能
够有效提高用户满意度。
在实际应用中，除了可以对同步帧进行上述的检错以外，还可以对同步 帧进行纠错。参见图5，图5为本发明实施例的同步帧纠错流程图，该流程 包括以下步骤
步骤510至步骤530:发送端根据自身同步帧序列的帧结构得到发送端 信息序列，并根据发送端信息序列和生成多项式得到发送端校验序列；之后， 发送端将得到的发送端校验序列加入Parity所在的数据结构中，并将加入了 发送端校验序列的同步帧发送给接收端。
接收端根据来自发送端的同步帧序列的帧结构得到与校验序列相关的 接收端信息序列。
步骤510至步骤530的具体操作方法与步骤310至步骤330的具体操作 方法基本相同，但需要说明的是在实际应用中，为了保证纠错质量，通常 根据数据帧长度和Index得到发送端信息序列，该发送端信息序列的取值为 其中，"。对应数据帧长度最左边的bit， "l对应从数据帧长度左数第二个
bit,依次往后，"w对应数据帧长度最右边的bit, "*对应Index序列最左边
的bit,"""对应Index序列最右边的bit。 这种情况下的生成多项式则通常为 =+ ;c7 + ;c6 + x4 +1.
步骤540:接收端根据接收端信息序列得到伴随序列，并根据伴随序列 得到错误样式。
具体而言，接收端得到伴随序列所依据的信息序列是与校验序列相关 的。这里所说的"相关"与步骤330中所说的"相关"具有相同的含义。假 设发送端根据数据帧长度和Index得到的发送端信息序列，那么可以设接收 到的序列为F' = (r。,a,)。如果F'的比特长度没有达到规定的比特长度，
则需要对其进行扩展(扩展的方法通常是在F'的前^-(6 + c + P)个比特填0)， 使,具有如下表现形式
F = Oo, G ， i) = (0,0,. 0, r0, ^ . ^+c+p一 )；
当然，如果F'的比特长度达到了规定的比特长度，则不需要对其进行扩 展，并可将F'作为F以进行后续处理。
接下来，根据F计算伴随序列f— A…^,);其中，每个 为某4个
^V、，、的模2和。具体计算时，每次对F中的4个值进行模2和计算，得 到f中的一个值；如此计算N (N为达到规定比特长度的F比特长度)次， 直至得到^中的所有N个值。在实际应用中具体由F中的哪四个值生成？中 的一个值，是由既定规则决定的。
之后，根据得到的伴随序列^计算错误样式& = (e。，V'^-》。
在计算时，需要先针对每个6'确定一个索引集合萄)="，厶,'"'4};其中，
每个厶为/Z中某行的索引，该行的第f个元素为1。之后，判断^，乜…，乜中
是否有一半以上的比特数取值为1，如果是，则确定￡'=1;否则，确定e,O。
步骤550:接收端根据接收端信息序列和错误样式得到纠错结果。 具体而言，接收端将收到的F和计算得到的错误样式进行模2加，得到 译码输出序列s = (F + )%2 ，并将该译码输出序列作为纠错结果。
之后，接收端还可以进一步确定所述纠错结果的正确性。确定所述纠错 结果正确性的具体操作方法通常为接收端根据得到的乏计算S/r，并判断 计算所得结果是否是一个全零序列，如果是，接收端确定纠错结果是正确的，
针对同步帧进行的纠错已成功；否则，接收端确定纠错结果是错误的，针对 同步帧进行的纠错失败。
为了顺利完成图5所示流程，需要在接收端设置如图6所示的装置。参 见图6，图6为实现图5所示流程的装置及原理示意图，并且图6只是以F包 含15个比特为例进行阐述。
由图6可见，接收端收到的F所包含的各个比特(从r。到r,J被分别储
存于不同的寄存器中。
通常，每次都由存有f的某四个寄存器将自身存储的值发送给异或器， 由该异或器将异或运算所得到的结果发送给寄存器，寄存器将收到的值作为
& (,'值为0到14)存储。这样的操作会并行进行15次，直到寄存器中已存 储有所有5的值。
之后，每次都由存有f的某四个寄存器将自身存储的值发送给异或器， 由该异或器将逻辑异或运算所得到的结果发送给纠错比较器；所述纠错比较 器判断收到的值中是否有一半以上取值为1,并将判断结果发送给寄存器， 寄存器将收到的值作为e, ( /值为0到14)存储。这样的操作会并行进行15
次，直到寄存器中已存储有所有s的值。
接着，存有？的寄存器和存有F的寄存器将所存的值发送给异或器(图 中未示出)，由该异或器对g和F中具有相对应比特位的值进行异或运算(如
对r。和e。进行异或运算，对r,和e,进行异或运算……)，并将得到的运算结果
作为纠错结果5发送给寄存器保存。
最后，还可以在每次都由存有3的某四个寄存器将自身存储的值发送给 异或器，由该异或器将异或运算所得到的结果发送给寄存器(可称为检验寄
存器)，该寄存器将收到的值作为v (可称为检验结果，其中的/值为0到
14)存储。这样的操作会并行进行15次，直到存储完所有r的值。得到所
有？，的值之后，存有r的寄存器可以将存储的f的值发送给检验比较器(图
中未示出)，如果收到的所有值均为o，检验比较器确定针对同步帧进行的 纠错已成功；否则，检验比较器确定针对同步帧进行的纠错失败。
由以上所述可见，图5和图6中所描述的内容能够实现对同步帧进行纠 错，能够有效提高用户满意度。
综上所述，本发明实施例的同步帧检错、纠错的方法和装置，能分别实 现同步帧检错、纠错，提高了用户满意度。
权利要求
1. 一种同步帧检错方法，其特征在于，该方法包括发送端根据自身同步帧序列的帧结构得到发送端信息序列，再根据发送端信息序列和生成多项式得到发送端校验序列并发送给接收端；接收端根据来自发送端的同步帧序列的帧结构得到与校验序列相关的接收端信息序列，并根据所述接收端信息序列和所述生成多项式得到接收端校验序列，再根据所述接收端校验序列和所述发送端校验序列确定同步帧传输正确性。
2、 如权利要求l所述的方法，其特征在于，所述同步帧序列的帧结构中包 含a比特长度的同步帧序列Sync S叫uence、 b比特长度的数据帧长度、c比特 长度的索引号Index,发送端得到的所述发送端信息序列为<formula>see original document page 2</formula>; 其中，"为信息多项式系数。
3、 如权利要求l所述的方法，其特征在于，所述生成多项式为g(x)，发送端得到的所述发送端校验序列为<formula>see original document page 2</formula> 其中，u(x)为发送端信息序列。
4、 如权利要求l所述的方法，其特征在于，所述同步帧序列的帧结构中与 校-验序列相关的内容为a比特长度的同步帧序列Sync S叫uence、 b比特长度 的数据帧长度以及c比特长度的Index;接收端得到的所述接收端信息序列为<formula>see original document page 2</formula>;其中，w为信息多项式系数。
5、 如权利要求l所述的方法，其特征在于，所述生成多项式为g(x)，接收 端得到的所述接收端校验序列为<formula>see original document page 2</formula>; 其中，u(x)’，为发送端信息序列。
6、 如权利要求3或5所述的方法，其特征在于，所述生成多项式g(x)为 其中，g为生成多项式系数；p为所述发送端校验序列的比特长度。
7、 如权利要求l所述的方法，其特征在于，接收端确定所述同步帧传输正确性的方法为同，接收端确定同步帧传输正确；否则，接收端确定同步帧传输错误。
8、 如权利要求l、 2、 3、 4、 5或7所述的方法，其特征在于 当接收端确定所述同步帧传输正确性为同步帧传输正确时，接收端进一步获取正确传输的所述同步帧中的Index和数据帧长度；根据获取的所述Index 确定接收数据帧的时间，并根据获取的所述数据帧长度确定接收数据帧时所需 要的时长；当接收端确定所述同步帧传输正确性为同步帧传输错误时，接收端进一步 对收到的下一个同步帧进行检错。
9、 一种同步帧检错装置，其特征在于，该装置包括与校验序列的比特数相 同数量的乘法器、异或器和寄存器；其中，异或器与寄存器的连接方式为间隔串联，位于末端的寄存器的输出 端分别通过所述乘法器中的一个乘法器与每个异或器的输入端相连；从位于头 端的乘法器到位于末端的乘法器中，分别设置有生成多项式系数。
10、 如权利要求9所述的装置，其特征在于，位于头端的所述异或器接收 的是用以生成校验序列的信息序列，该信息序列由a比特长度的Sync Sequence, b比特长度的数据帧长度以及c比特长度的Index生成。
11、 一种实现同步帧检错的发送端设备，其特征在于，该设备包括与校验 序列的比特数相同数量的乘法器、异或器和寄存器，还包括与所有寄存器相连 的数据发射通道；其中，异或器与寄存器的连接方式为间隔串联，位于末端的寄存器分别通 过所述乘法器中的一个乘法器与每个异或器相连；从位于头端的乘法器到位于 末端的乘法器中，分别设置有生成多项式系数；所述寄存器，用于将得到的值反馈给相连的乘法器，并将最终得到的值发 送给所述数据发射通道；所述数据发射通道，用于将来自所有寄存器的值作为发送端校验序列发送 给接收端。
12、 一种实现同步帧检错的接收端设备，其特征在于，该设备包括与校验 序列的比特数相同数量的乘法器、异或器和寄存器，还包括与所有寄存器相连 的检错比较器；其中，异或器与寄存器的连接方式为间隔串联，位于末端的寄存器分别通 过所述乘法器中的一个乘法器与每个异或器相连；从位于头端的乘法器到位于 末端的乘法器中，分别设置有生成多项式系数；所述寄存器，用于将得到的值反馈给相连的乘法器，并将最终得到的值作 为发送端校验序列发送给检错比较器；所述检错比较器，用于根据来自发送端的发送端校验序列与收到的所述接 收端校验序列确定同步帧传输的正确性。
13、 如权利要求12所述的设备，其特征在于，所述检错比较器进一步与数 据接收单元相连，用于在确定同步帧传输正确时通知数据接收单元；所述数据接收单元，用于获取正确传输的所述同步帧中的Index和数据帧 长度，根据获取的Index确定接收数据帧的时间，并根据获取的数据帧长度确 定接收数据帧时所需要的时长，再根据确定的接收数据帧的时间以及所需时长 接收数据帧。
14、 一种同步帧纠错方法，其特征在于，该方法包括发送端根据自身同步帧序列的帧结构得到发送端信息序列，再根据发送端 信息序列和生成多项式得到发送端校验序列并发送给接收端；接收端根据来自发送端的同步帧序列的帧结构得到与校验序列相关的接收 端信息序列，并根据所述接收端信息序列得到伴随序列，根据该伴随序列得到 错误样式，再根据该错误样式和所述接收端信息序列得到纠错结果。
15、 如权利要求14所述的方法，其特征在于，所述同步帧序列的帧结构中 包含b比特长度的数据帧长度、c比特长度的Index,发送端得到的所述发送端 信息序列为m(x) = w0/+c_1 + w,:x"c—2 + m2/+c—3 +…u + "n 其中，w为信息多项式系数。
16、 如权利要求14所述的方法，其特征在于，所述生成多项式为g(x),发 送端得到的所迷发送端校验序列为其中，"(;c)为发送端信息序列。
17、 如权利要求16所述的方法，其特征在于，所述生成多项式g(x)为其中，g为生成多项式系数；p为所述发送端校验序列的比特长度； 常用的所述生成多项式为g(x) = x8 + x7 + x6 + x4 +1 。
18、 如权利要求14所述的方法，其特征在于，所述同步帧序列的帧结构中 与校验序列相关的内容为b比特长度的数据帧长度以及c比特长度的Index; 接收端得到的所述接收端信息序列为<formula>see original document page 5</formula>; 其中，w为信息多项式系数。
19、 如权利要求14所述的方法，其特征在于，所述伴随序列为 <formula>see original document page 5</formula>，接收端得到该伴随序列的方法为每次对F中的4个值进行模2和计算，得到^中的一个值；如此计算N次， 直至得到f中的所有N个值；其中，N为F所包含的比特凄史。
20、 如权利要求18或19所述的方法，其特征在于，进一步对F进行扩展， 使f的比特长度得到规定的比特长度。
21、 如权利要求14所述的方法，其特征在于，所述错误样式为<formula>see original document page 6</formula>接收端得到该错误样式的方法为针对每个ei确定一个索引集合Ai=｛j1, j2....j4｝其中，每个jk为校验矩阵H中一行的索引，该行的第i个元素为1;判断Sj1, Sj2...Sj4中是否有一半以上的比特数取值为1，如果是，则确定ei,=1; 否则，确定ei=0。
22、 如权利要求14所述的方法，其特征在于，接收端得到所述纠错结果的 方法为接收端将所述接收端信息序列r和计算得到的所述错误样式e进行模2加， 将得到的<formula>see original document page 6</formula>作为纠错结果。
23、 如权利要求14、 15、 16、 17、 18、 19、 21或22所述的方法，其特征 在于，进一步确定所述纠错结果的正确性。
24、 如权利要求23所述的方法，其特征在于，确定所述纠错结果正确性的 方法为接收端根据得到的纠错结果乏计算zHi ，并判断计算所得结果是否是一个全 零序列，如果是，确定纠错结果正确；否则，确定纠错结果错误； 其中，H为校验矩阵。
25、 一种同步帧纠错装置，其特征在于，该装置包括通过异或器相连的用 于存储发送端信息序列的寄存器以及用于存储伴随序列的寄存器，还包括与存 储伴随序列的所述寄存器通过加法器、纠错比较器相连的用于存储错误样式的 寄存器，还包括与存储错误样式的所述寄存器相连的异或器；其中，存储发送端信息序列的所述寄存器，用于将自身存储的发送端信息 序列发送给相连的异或器，以生成伴随序列；存储伴随序列的所述寄存器，用于保存相连的异或器发来的伴随序列，并 将存储的伴随序列发送给加法器、纠错比较器，以生成错误样式；存储错误样式的所述寄存器，用于保存相连的纠错比较器发来的错误样式， 并将存储的错误样式发送给相连的异或器，以生成纠错结果。
26、 如权利要求25所述的同步帧纠错装置，其特征在于，与存储错误样式 的所述寄存器相连的异或器，进一步与用于存储纠错结果的寄存器相连；存储纠错结杲的所述寄存器，用于保存相连的异或器生成的纠错结果。
27、 如权利要求26所述的同步帧纠错装置，其特征在于，存储纠错结果的 所述寄存器，进一步通过异或器、4全验寄存器与4企验比较器相连；其中，存储纠错结果的所述寄存器，进一步用于将存储的纠错结果发送给 相连的异或器，以生成4全验结果；所述检验寄存器，用于保存相连的异或器生成的检验结杲，并将存储的检 验结果发送给所述检验比较器；所述检验比较器，用于根据收到的检验结果确定针对同步帧进行纠错的纠 错结果是否正确。
全文摘要
本发明实施例的同步帧检错和纠错方法，需要先由发送端根据自身同步帧序列的帧结构得到发送端信息序列，并根据发送端信息序列和生成多项式得到发送端校验序列，再由接收端得到与校验序列相关的接收端信息序列。检错时，接收端根据所述接收端信息序列和所述生成多项式得到接收端校验序列，再根据所述接收端校验序列和所述发送端校验序列确定同步帧传输正确性；纠错时，接收端根据所述接收端信息序列得到伴随序列，根据该伴随序列得到错误样式，再根据该错误样式和所述接收端信息序列得到纠错结果。本发明实施例还公开了同步帧检错和纠错的装置。本发明实施例的同步帧检错、纠错的方法和装置，能分别实现同步帧检错、纠错，提高了用户满意度。
文档编号H04L1/00GK101207455SQ200610167899
公开日2008年6月25日 申请日期2006年12月20日 优先权日2006年12月20日
发明者武雨春 申请人:华为技术有限公司