调节选通信号与数据信号之间的定时的制作方法

专利名称：调节选通信号与数据信号之间的定时的制作方法
技术领域：
本发明通常涉及调节选通信号与数据信号之间的定时。
背景技术：
在总线操作中，为了通过信源(用于提供数据)与接收器(用于接收 数据)之间的总线来传输数据，信源典型地将用于指示数据比特的数 据比特信号以及选通信号都供给总线。选通信号具有明显的定时边缘 (例如，上升边缘)，接收器使用该定时边缘来对从数据比特信号捕获
数据进行同步；并且，每个数据比特信号具有"数据眼"，数据比特 信号以数据眼来指示数据比特。因此，在总线操作期间，接收器响应 于选通信号的每个上升边缘，对数据眼内部的数据比特信号进行理想 抽样，以从总线捕获一组比特。


图1和IO是根据本发明的不同实施例的计算机系统的示意图。
图2是根据本发明的实施例在初始链路训练模式期间，图1的输 入/输出电路应用于选通信号上的延时范围的图。
图3是描述了根据本发明的实施例在初始链路训练模式中，用于 在选通信号和数据比特信号之间建立定时的技术的流程图。
图4和图5是描述了根据本发明的实施例在活动链路训练模式 中，用于调节选通信号与数据比特信号之间的定时的技术的流程图。
图6是描述了根据本发明的实施例在选通信号的链路训练中所 使用的测试矢量的示例性状态的表。
图7是示出了根据本发明的实施例的图1的计算机系统的输入/ 输出电路的示意图。
图8是描述了根据本发明的实施例的图7的时钟延时电路的示意图。
图9是根据本发明的实施例的图8的延时调整电路的示意图。
具体实施例方式
参考图1，根据本发明的计算机系统的实施例10使用链路训练 (link tmining)来对从前端总线(FSB)16所接收的选通信号和数据比特 信号之间的定时关系进行确定和调整。更具体地，FSB 16在处理器 12(例如，中央处理单元(CPU))与连接到FSB 16的其它总线代理(例 如，北桥或称存储器集线器)之间提供通信链路。FSB16包括用于传 输数据比特信号的数据比特线17，以及用于传输选通信号的选通信 号线19(图1中称为"BCLK")。
根据本发明的一些实施例，每个连接到FSB 16的代理，例如处 理器12和存储器集线器14，都包括输入/输出(I/0)电路20。例如， 处理器12包括I/O电路20a，存储器集线器14包括I/O电路20b，每 个1/0电路具有用标号"20"来表示的共同设计。
I/O电路20调整选通信号和数据比特信号之间的定时关系。更具 体地，根据本发明的一些实施例，I/O电路20生成内部延时的选通信 号，每个该选通信号与不同的数据比特信号相关联，并且用于对从相 关联的数据比特信号捕获数据进行触发。对于每个数据比特信号，I/O 电路20使用链路训练来确定选通延时，以应用到选通信号上从而生 成对应的延时选通信号。从而，例如，如果FSB 16包括64个数据比 特线17，那么I/O电路20对选通信号与由线17所提供的64个数据 比特信号中的每一个之间的定时进行估计，并且I/O电路20响应于 这个估计，建立64个选通延时。
根据本发明的一些实施例，可以将I/O电路20置于初始链路训 练模式和第二活动链路训练模式这两个训练模式中的一个，其中在 初始链路训练模式中，I/O电路20初步确定选通延时；并且在第二活 动链路训练模式中，I/O电路20为了适应诸如电压和温度变化之类的 变化，连续地对选通延时进行估计并且调整，其中所述选通延时反映 了选通信号和数据比特信号之间的定时关系。
除了计算机系统10的其它特征之外，在本发明的一些实施例中，
计算机系统10包括诸如存储器总线60、外围设备互连(PCI)总线64 以及图形加速端口(AGP)总线30之类的特征，它们全部连接到存储 器集线器14。可以从俄勒冈州波特兰97214的PCI特别兴趣组获得 PCI规范。在由加利福尼亚州圣克拉拉的英特尔(Intd)公司于1996年 7月31日所公布的图形加速端口接口规范修订本1.0中详细描述了 AGP。
存储器总线60将系统存储器62(例如，如图1中所示的动态随机 访问存储器(DRAM))连接到存储器集线器14;并且PCI总线64例如 可以将网络接口卡(NIC)28连接到PCI总线64。此外，可以经由显示 控制接口 32，将显示器34连接到AGP总线30。
在本发明的一些实施例中，计算机系统IO还可以包括通过集线 器链路36来与存储器集线器14进行通信的南桥，或称I/O集线器40。 I/O集线器40例如可以为一个或者多个诸如硬盘驱动器52之类的硬 盘驱动器提供接口，以及为CD-ROM驱动器50提供接口。此外，在 本发明的一些实施例中，可以将I/O集线器40连接到扩展总线42。 为了将键盘46和鼠标48连接到计算机系统10，可以将I/O控制器 44连接到扩展总线42。
注意，仅对于本发明的多个可能的实施例中的一个实例示出了计 算机系统10;并且从而，其它实施例也是可能的，并且在所附权利 要求的范围内。
参考图2，根据本发明的一些实施例，对于每个数据比特线17， I/O电路20应用落入可能的选通延时范围90之内的选通延时。因此， 在本发明的一些实施例中，在范围90的开始，延时可以是零，但是 在本发明的其它实施例中可以使用范围90的其它开始延时。在以下 实施例中通常假设范围90对于数据捕获定义了三个不同的区域位 于范围90的开始的区域IOO(称为"失败区域100"),其是选通延时 没有使得延时的选通信号排列在相关的数据比特信号的眼中(并且从 而导致数据捕获失败)的区域；范围90的中间区域(称为"通过区域 102")，其是选通延时使得延时的选通信号排列在相关的数据比特信
号的数据眼中(并且从而导致数据捕获成功)的区域；以及位于区域90 的末端的区域(称为"失败区域104")，其是选通延时没有使得延时 的选通信号排列在相关的数据比特信号的数据眼中的另一个区域。
在本发明的一些实施例中，选通延时理想地落在通过区域102的 中点或中点附近。在本发明的一些实施例中，为了定位通过区域102 的中点，这里所述的技术找到左边界IOI，或称通过区域102的最小 延时，以及右边界103，或称通过区域102的最大延时。因此，I/O 电路20通过确定左边界101和右边界103的平均值来确定通过区域 102的中点。
在本发明的一些实施例中，图2中所描述的范围90可以对应于 离散延时值的范围。在以下所述的作为更具体的实例的本发明的实施 例中，对于选通延时并且因此对范围90假设了十六个可能的值。根 据本发明的特定实施例，延时可以在时间上规则地间隔开，但是在本 发明的其它实施例中，延时之间可以存在其它关系。然而，不考虑范 围内的延时之间的关系，延时从最小延时到最大延时递增。这里所述 的链路训练的目的是为了定义通过区域102的中间，或称延时的中 点，以便将数据选通信号的定时边缘放在数据比特信号的数据眼的中 心。
如上所述，根据本发明的一些实施例，I/O电路20具有两个链路 训练操作模式。第一个操作模式是初始链路训练模式，在该模式中I/O 电路20对于每个数据比特线找到通过区域102的中点的中心。因此， 参考图3，根据本发明的一些实施例，1/O电路20所用的技术120包 括为了生成测试矢量，对延时范围90内(见图2)的所有延时进行测 试(方框122)。例如，如以下进一步所述，在本发明的一些实施例中， I/O电路20测试范围90的每个延时；并且分配用于指示测试结果的 二进制值。例如，为了测试范围内的特定延时，经过FSB 16的相关 的数据比特线17来传输一个或者多个预定的数据比特信号(即，测试 图案)。如果由比特线所捕获和读取的数据有效(即，如果捕获的数据 与数据的测试图案匹配)，那么I/O电路使用标志(例如"0")来指出 测试的延时通过。反之，如果捕获的数据与测试图案不匹配，那么I/O
电路20使用另一个标志(例如二进制值"1")来指出失败。这个技术 的结果是生成了测试矢量，艮P， 二进制的"1"和"0"的串。
例如，在测试了特定范围90的十六个(作为实例)延时值之后，I/O 电路20可以生成十六个比特的测试矢量，例如如下(作为实例) "1111100000111111"。因此，比特位置零到四指示失败的延时，或 称失败区域100;比特位置五到九指示成功的延时，或称通过区域 102(图2);并且比特位置十到十五指示失败区域104，或称延时成功 的值。
注意，如以下进一步所述，特定的测试矢量可能无效。例如，测 试矢量可能不包含通过区域。如果按照技术120， I/O电路20确定(菱 形124)测试矢量无效，那么I/O电路20使用(方框128)相关的数据比 特线17的选通延时的默认延时。如以下进一步所述，这个默认延时 可以是例如出厂默认延时。然而，如果1/0电路20确定(菱形124)测 试矢量有效，那么I/O电路20提取(方框130)通过区域102的边界， 并且接下来将相关的数据比特线17的选通延吋设置(方框134)在通过 区域102的中心附近。
在每个数据比特线的选通延时的初始设置之后，I/O电路20进入 活动链路训练模式，在该模式中，I/O电路20检查(例如，周期性地 检査)通过区域102的边界。换句话说，在活动链路训练模式中，I/O 电路20并不连续地测试全部十六个可能的延时以使得应用于选通信 号的延时最佳化。而是，根据本发明的一些实施例，1/O电路20执行 图4中所示的技术150。
根据技术150， I/O电路20测试(方框152)通过区域102的边界 处的延时。从而，1/O电路20用以前收集的链路训练数据，来测试左 边界101和右边界103处的延时。如方框154中所示，基于这些测试 结果，I/O电路20选择性地改变通过区域102的边界。接下来，I/O 电路20将应用于选通信号的延时设置(方框156)在通过区域102的中 点附近。
作为更具体的实例，参考图5，根据本发明的一些实施例，I/O 电路20可以在活动链路训练模式中使用技术180。根据技术180， I/O
电路20测试(方框182)通过区域102的左边界101处的延时。如果成 功地接收了测试图案数据，并且因此I/O电路20确定(菱形184)延时 通过了，那么I/O电路20将边界101向左移动(方框186)。换句话说， 根据本发明的一些实施例，响应于在左边界101处延吋通过，1/0电 路20可以对于左边界101使用下一个更小延时。然而，根据方框188， 如果左边界101处延时没有通过，那么I/O电路20将左边界向右移 动。因此，如果延时测试失败，则I/O电路对于左边界101使用下一 个更大的延时。
接下来，I/O电路测试(方框190)右边界103处的延时。如果这个 延时的测试通过了(菱形192)，那么I/O电路20将右边界103向右移 动(方框194)。否则，I/O电路20将右边界103向左移动(方框196)。
图6描述了用于示出示例性的可能边界线情况的表200，其中， 测试矢量不像，或者至少看起来不是非常像图2中所示的示例性范围 90的失败区域100、通过区域102和失败区域104。因此，图6中所 示的测试矢量可以出现在初始链路训练模式期间，当I/O电路20通 过对范围100的每个延时进行测试来生成测试矢量时。表200包括满 足通过情况的三个行202以及发生失败情况并且导致I/O电路20使 用出厂默认延时的两个行204。
更具体地说，在表200的第一行(参考表200的顶端)中，测试矢 量"1000111111111111"使得1/0电路20在测试矢量的位置号一处检 测到左边界101，并且在输入矢量的位置号四处检测到右边界103。 这个测试矢量产生通过情况。换句话说，左边界和右边界用来确定位 于左边界和右边界之间的中点延时。
表200的第二行包括全部为零的测试矢量。对于这个测试矢量， 在比特位置零处检测到左边界。尽管I/O电路20无法检测到右边界 (即，在表200的第二行的测试矢量中不存在"01")，但是I/0电路 仍然将其指定为通过情况，并且随着所有延时测试通过，将该延时分 配在位置号八。
表200的第3行描述了测试矢量"0111111111111111"。对于这个 测试矢量，1/O电路20在比特位置零处检测到左边界，并且在比特位
置一处检测到右边界。因此，这是通过状态。
表200的第4行描述了测试矢量"1111111111111110"。对于这个 测试矢量，1/O电路20在比特位置十五处检测到左边界，并且无法检 测到右边界。然而，仍然将这个矢量确定为通过，并且使用对应于比 特位置十五的选通延时。
表200的行204描述了测试矢量没有产生可以用于确定选通延时 的结果的失败情况。对于行204中所示的任意测试矢量，1/0电路20 分配出厂默认延时。更具体地说，表200的行5描述了测试矢量 "11100101111111U"。这个矢量失败是因为检测到了两个左边界第 一个左边界在比特位置三处，第二个左边界在比特位置六处。因此。 图2中所示的单个通过区域102在这个矢量中不存在。
表200的第6行描述了测试矢量"1111111111111111"。对于这个 测试这个矢量，I/O电路20(没有检测到通过边界)既检测不到左边界， 又检测不到右边界。
参考图7，根据本发明的一些实施例，1/O电路20可以包括多个 时钟延时电路400(如实例所示，N个时钟延时电路400Q、 400,、…… 400N)，每个时钟延时电路400与称为"I/0[]"的特定的数据输入线 相关联。作为更具体的实例，时钟延时电路400o与数据比特信号I/0
相关联；时钟延时电路400,与数据比特信号I/O[l]相关联；并且时钟 延时电路400n与数据比特信号1/0[N]相关联。
对于每个数据比特信号1/0[]，每个时钟延时电路400估计恰当 的延时，并且将其应用于来自FSB 16(见图l)的BCLK信号(即，选 通信号)，以产生称为"BCLK—ADJ[]"的延时BCLK信号。因此， 例如，时钟延时电路400,估计延时，并且将其应用于BCLKj言号， 以产生BCLK—ADJ[1]信号。而将BCLK—ADJ[1]信号用来从1/0[1]数 据比特信号捕获数据。
根据初始链路训练模式来操作每个时钟延时电路400，在该初始 链路训练模式中，时钟延时电路400确定左边界和右边界，并且从而 建立初始延时以将其应用于BCLK信号。接下来，在活动链路训练 模式中，时钟延时电路400测试通过区域边界，以便将应用于BCLK
信号的延时最优化。
参考图8，在本发明的一些实施例中，时钟延时电路400包括延 时线402，其具有用于接收BCLK信号的输入端404。延时线402根 据延时线402的输入线411上所接收的数据信号来应用选通延时。而 这个数据信号是延时调整电路410所提供的。延时调整电路410接收 称为"V,"的信号，其是用于指示特定的延时是通过还是失败的信号。 换句话说，在本发明的一些实施例中，用V,来形成测试矢量的"1" 和"0"。如图8中所示，在本发明的一些实施例中，延吋线402将 BCLK—ADJ信号提供给数据比特缓冲器600的时钟输入端，数据比 特缓冲器600还接收相关的1/0[]数据比特信号。
如果估计电路605(其连接到数据比特缓冲器600)确定缓冲器没 有捕获数据的链路训练图案，那么估计电路605断言(例如升高)V,信 号。否则，如果估计电路605确定缓冲器600确实接收了训练图案， 那么估计电路605对V,信号去断言(例如降低V,信号)。
延时调整电路410使用V,信号所提供的测试矢量，以便在初始 链路训练模式中对于延时线402建立延时。延时调整电路410在活动 训练链路模式期间响应于V,信号，以便最优化延时。在本发明的一 些实施例中，用称为"INIT-TRAIN"的信号的断言来指示初始训练 模式，并且用称为"ACT—TRAIN"的信号的断言来指示活动训练链 路模式。
作为更具体的实例，图9描述了根据本发明的实施例的延时调整 电路410的实施例。延时调整电路410包括多个复用器422，复用器 422响应于选择信号(称为"SEL[1:0]")，以对在延时线402(见图8) 的输入线411上所出现的数字延时值进行选择。如图9中所示，取决 于SEL[1:0]信号的比特值，复用器422提供以下值中的任意一个
"1111 "(例如，与表200(图6)的第4行中所示的测试矢量一起使用 的值)、称为"FD[3:0]"的信号(用于指示出厂默认的值)、称为
"TEST[3:0]"的信号(在初始或者活动训练链路模式期间所使用的当 前延时)，或者称为"MR[3:0]"的数字信号(用于指示通过区域102(图 2)的中点的信号)。
当置于活动链路训练模式中时，延时调整电路410使得复用器 422选择TEST[3:0]信号，该信号由延时值生成器电路426所提供。 延时值生成器426连接到用于在FSB 16上计数十六个训练循环的计 数器430。因此，例如，计数器430在第一训练循环期间指示值"0000", 在第二训练循环期间指示值"0001"等等。延时值生成器426响应于 由计数器430所生成的每个值，以生成将要由延时线402(图8)所应 用的选通延时的数字指示(经由TEST[3力])。因此，通过计数器430、 延时值生成器426和延时线402(见图8)，延时线402在初始链路训 练模式期间对于每个训练循环应用不同的延时。
对于每个训练循环，估计电路605(见图8)设置V,的状态，从而 指示延时是通过还是失败。延时调整电路410的左边界检测电路440 接收V,信号，以便检测测试矢量中的左边界。换句话说，在本发明 的一些实施例中，左边界检测电路440对Vj言号何时从逻辑一状态 转换到逻辑零状态进行检测。而将左边界检测电路440的输出端连接 到左寄存器422的使能输入。而将左寄存器442的数据输入端连接到 计数器430的输出端。因此，当左边界检测电路440检测到测试矢量 的左边界时，左寄存器442存储从计数器430输出的用于指示左边界 发生位置的输出值。
类似地，延时调整电路410包括右边界检测电路450，右边界检 测电路450是用于检测测试矢量中从逻辑零到逻辑一的转换的电路。 一旦检测到右边界，右边界检测电路450就对将要提供给右寄存器 460的信号进行断言。类似于左寄存器442，右寄存器460具有连接 到计数器430的输出端的数据输入端。因此， 一旦检测到右边界，右 寄存器460就存储一个指示测试矢量中的右边界的比特位置的值。
因此，在初始链路训练模式中的十六个测试循环的结束处，左寄 存器422包含用于指示左边界IOI(见图2)的数据，并且右寄存器460 包含用于指示右边界103(见图2)的数据。左寄存器422的输出端提 供用于指示左边界的数字信号(称为"L[3:0]")，并且右寄存器460 的输出端提供用于指示右边界103的位置的数字信号(称为"R[3:0]")。
延时调整电路410的多比特加法器490接收L[3:0]和R[3:0]信号，
并且将左边界和右边界相加，以产生指示左边界和右边界的和的输出 信号。将该输出信号右移一位，以便将和除以二。将结果存储在中间
寄存器494中。因此中间寄存器494存储了左边界和右边界的近似平 均值，即通过区域的近似中点。利用MR[3:0]信号来指示这个值。因 此，在初始链路训练模式的结束处，延时线402的输入端4U指示通 过区域的中间。
延时调整电路410还包括用于检测测试矢量中的多个左或右边 界的电路。更具体地说，在本发明的一些实施例中，延时调整电路 410包括左边界错误检测电路470，如其名称所暗示的，其在测试矢 量中检测到两个左边界时断言其输出信号。类似地，延时调整电路 410包括右边界错误检测电路472，其响应于检测到多于一个右边界 来断言其输出信号。OR门480接收来自边界错误检测电路470和472 的输出信号，并且当检测到多于一个左边界或者多于一个右边界时， 警告控制逻辑420。当没有测试矢量延时通过时(例如当测试矢量等于 "1111111111111111"时)，OR门480也警告控制逻辑420。
在活动链路训练模式期间，控制逻辑420对延时调整电路410的 模式进行控制，并且对延时的调整进行控制。更具体地说，在本发明 的一些实施例中，在活动链路训练模式中，控制逻辑420以如下方式 (经由控制线491)来控制计数器430，并且(经由控制线493)来控制延 时值生成器426。控制逻辑420首先使延时值生成器426产生由L[3:0] 信号(即，左寄存器422的内容)所指向的延时。因此，响应于训练循 环，VI信号指示左边界处的延时是否通过的结果。如果延时没有通 过，则控制逻辑420断言一个信号(称为"LI")，以使得左寄存器442 将其所存储的值增加一，以便将左边界向右移。然而，如果测试成功， 那么控制逻辑420断言一个信号(称为"LD"),以使得左寄存器442 将其所存储的值减少一，以便将左边界向左移。
接下来，控制逻辑420使得延时值生成器426装载信号R[3:0]， 即右寄存器460的内容，从而另一个测试循环开始测试对应于右边界 的延时。如果，如VI信号所示，在右边界处的延时通过，则控制逻 辑420通过信号(称为"RI")的断言，增加右寄存器460的内容，以
便将右边界向右移一。然而，如果测试失败，则控制逻辑420断言一 个信号(称为"RD")，使得右寄存器460减少其存储的值，以便将右 边界向左移一。
注意，延时调整电路410是本发明的多个可能的实施例中的一 个。因此，可以在所附权利要求的范围内做出变化。例如，在本发明 的一些实施例中，可以用软件代替硬件来应用这里所述的技术。作为 更具体的实例，图IO描述了根据本发明的另一个实施例的计算机系 统500。
计算机系统500包括连接到前端总线(FSB)506的处理器502、总 线代理504和北桥，或称存储器集线器520。代替包含上述的I/O电 路，每个连接到FSB 506的代理都包括一组寄存器510b，并且存储 器集线器520包括寄存器510c。每组寄存器510对用于指示将要应 用于对应的总线代理所接收的数据比特信号的延时的数据进行存储。 为了建立这些寄存器510的延时，根据本发明的一些实施例，处理器 502执行存储器系统524中存储的程序526，以实现上述技术120(图 3)、 150(图4)和180(图5)中的一个或者多个。因此多种变化是有可能 的，并且都在所附权利要求的范围内。
尽管针对有限数量的实施例公幵了本发明，但是受益于本公开的 本领域技术人员将会了解由此产生的多种修改和变化。所附权利要求 旨在覆盖在本发明的精神和范围内的所有这种修改和变化。
权利要求
1、一种方法，包括响应于训练模式，通过总线的数据比特线在计算机系统的设备和处理器之间进行通信；以及基于所述通信，调节选通信号与通过所述数据比特线传播的信号之间的定时。
2、 如权利要求1所述的方法，进一步包括基于所述通信，调节所述选通信号与通过所述总线的其它数据比 特线传播的另外的信号之间的定时。
3、 如权利要求1所述的方法，进一步包括基于所述通信，确定延时范围内的延时子集，所述延时子集可以 应用于选通信号以使得所述选通信号与所述数据比特信号的数据眼 相同步；以及将所述范围内的延时应用于所述选通信号，以生成延时的选通信号。
4、 如权利要求3所述的方法，进一步包括响应于所述延时的选通信号，对从所述数据比特信号捕获数据进 行同步。
5、 如权利要求3所述的方法，进一步包括-确定所述范围的边界；以及响应于确定所述范围的边界，选择所述范围内的所述延时。
6、 如权利要求3所述的方法，其中，所述范围内的所述延时包 括靠近所述边界之间的中点的延时。
7、 如权利要求3所述的方法，进一步包括 响应于所述训练模式，估计所述范围的边界；以及 基于所述估计，选择性地移动所述边界。
8、 如权利要求7所述的方法，进一步包括 响应于所述边界中的至少一个的移动，调整所述延时。
9、 如权利要求7所述的方法，其中所述估计包括 选择靠近所述边界中的一个的延时；将所述延时应用于时钟信号，以产生延时的时钟信号； 确定所述延时的时钟信号是否与来自所述数据比特线的另一个数据比特信号相同步；以及基于所述延时的时钟信号是否同步，移动所述边界中的所述一个，并且至少部分地基于所述边界中的所述移动的一个，确定所述延时。
10、 如权利要求1所述的方法，其中时钟线和数据比特线是前端 总线的一部分。
11、 如权利要求l所述的方法，其中所述处理器包括中央控制单元。
12、 一种系统，包括 包括数据比特线和时钟线的总线； 连接到所述总线的动态随机访问存储器； 连接到所述总线的处理器； 连接到所述总线的代理；以及在训练模式中基于所述处理器和所述代理之间的通信，调节选通 信号与通过所述数据比特线所传播的信号之间的定时的电路。
13、 如权利要求12所述的系统，其中，基于所述通信，所述电 路对所述选通信号与通过所述总线的其它数据比特线所传播的另外 的信号之间的定时进行调节。
14、 如权利要求12所述的系统，其中，基于所述通信，所述电 路确定延时范围内的延时子集，所述延时子集可以应用于选通信号以 使得所述选通信号与所述数据比特信号的数据眼相同步；以及所述电路将所述范围内的延时应用于所述选通信号，以生成延时 的选通信号。
15、 如权利要求14所述的系统，其中，所述电路响应于所述延 时的选通信号，对从所述数据比特信号捕获数据进行同步。
16、 如权利要求14所述的系统，其中，所述电路确定所述范围 的边界，并且响应于确定所述范围的边界，选择所述范围内的延时。
17、 一种总线接口，包括多个延时电路，每个所述延时电路对选通信号进行延时，以产生 与总线的不同的数据比特线相关的延时的选通信号；多个缓冲器电路，每个所述缓冲器电路与所述延时的选通信号中 不同的一个相关联，并且所述缓冲器电路响应于所述相关的延时的选 通信号，从所述数据比特线中不同的一个捕获数据；以及连接到所述延时电路的电路，用于在训练模式中基于所述总线上 的通信，调节所述延时的选通信号的定时。
18、 如权利要求17所述的总线接口，对于所述延时的选通信号 中的至少一个，所述电路基于所述通信，确定延时范围内的延时子集， 所述延时子集可以用于生成所述延时的选通信号中的所述至少一个， 以及所述电路应用所述子集内的延时，以生成所述选通信号中的所述至少一个。
19、 如权利要求18所述的总线接口，其中，所述电路确定所述 范围的边界，并且响应于确定所述范围的边界，选择所述范围内的延 时。
20、 一种包括存储有指令的计算机可访问存储介质的产品，当执 行所述指令时，使得计算机在训练模式中基于总线代理之间的通信，调节选通信号与通过总 线的数据比特线所传播的信号之间的定时。
21、 如权利要求20所述的产品，所述存储介质存储有指令，当 执行所述指令时，使得所述计算机调节所述选通信号与通过所述总线 的其它数据比特线所传播的另外的信号之间的定时。
22、 如权利要求20所述的产品，所述存储介质存储有指令，当 执行所述指令时，使得所述计算机基于所述通信确定延时范围内的延时子集，所述延时子集可以应用于选通信号 以使得所述选通信号与所述数据比特信号的数据眼相同步；以及 将所述范围内的延时应用于所述选通信号，以生成延时的选通信号。
23、 如权利要求22所述的产品，所述存储介质存储有指令，当 执行所述指令时，使得所述计算机确定所述范围的边界，并且响应于 确定所述范围的边界，选择所述范围内的延时。
全文摘要
一种技术，包括响应于训练模式，通过总线的数据比特线在计算机系统的设备和处理器之间进行通信。该技术包括基于该通信，调节选通信号与通过该数据比特线所传播的信号之间的定时。
文档编号H04L7/00GK101171788SQ200680015469
公开日2008年4月30日 申请日期2006年4月28日 优先权日2005年5月6日
发明者A·坎, B·奎尔巴赫, M·侯赛因, M·阿卜杜拉, S·萨卡尔 申请人:英特尔公司