专利名称：数据总线桥接器及其工作方法
技术领域：
本发明涉及现场总线技术领域，特别一种数据总线桥接器及其工作方法。
背景技术：
屏蔽门控制系统是一个对屏蔽门进行实时监控管理的计算机网络系统。该系统可通过网络和诊断接口将通过每个门机控制单元DCU将相应屏蔽门的相关状态反馈到维修终端及主控机PSC，然后维修终端及PSC对该系统进行参数配置，查询历史故障、状态记录。一个完整的屏蔽门控制系统包括门机控制单元DCU、站台端头控制盒PSL、主控机PSC、车控室操作指标盘PSA、应急控制盘IBP、设备监控系统BAS、便携诊断终端PTE、总线网络及与其它系统之间的接口。
该系统的主控机PSC与门机控制单元DCU之间采用Can总线通讯，主控机PSC与维护终端PTE及门机控制单元DCU与维护终端PTE之间采用RS232通讯，主控机PSC与设备监控系统BAS之间采用485总线通讯，主控机PSC与监控界面采用TCP/IP通讯协议。该系统中的控制系统与监视系统分布在几个层次上面，在同一层次上面又同时存在多个设备，所有这些设备有着不同的通讯接口与通讯协议。这样就造成门机控制系统通讯链路复杂、多层设备数据共享与同步协调控制困难、协议繁多、反复打包解包、命令传递滞后、可能时序错误、成本高。系统的高速性、实时性和可靠性难以保证。
中国专利申请号02122997.X，发明名称为高速数据链路控制协议发送处理模块及其数据处理方法。其背景技术中公开了一种在路由器、交换机等通信设备中的串口通信控制芯片，可控制多端口、多通道的数据流，即对多个端口的多个通道进行高速数据链路控制(HDLC)协议的发送/接收处理。具体公开内容如下HDLC协议处于开放系统互连(OS1)七层网络参考模型的第二层数据链路层。HDLC协议的数据帧结构如图1所示，图中HDLC数据帧以16进制数7E(0x7E)为帧起始、帧结束标志，在帧结束符前还有一个帧校验字段(PCS)用来进行数据的帧校验(CRC)，该字段为可选字段，可以没有帧校验。帧与帧之间用0x7E或0xFF填充，两个连续帧可以共享一个0x7E作为帧起始和帧结束。另外，若发送一个帧时出现错误，则可以发帧中止标识(0xFF)，表明该帧数据有误，在接收时发现7个以上的连1就认为是帧中止标识。在发送时，由于数据中可能也有0x7E，为了避免将数据中的0x7E误认为是帧标识，需要使用零插入功能在数据和帧校验字段里若发现有5个连1就在5个连1的后面插入一个零，这样数据和帧校验字段里就不会有帧标识了。这时在接收端就要使用零删除功能在数据和帧校验字段里若发现有5个连1就将后面紧跟的一个零去掉，从而恢复原数据。
已有的一种串行通信控制器芯片的结构如图2所示，包括物理层接口模块、协议处理模块、先进先出缓冲器(FIFO)、直接存储器访问(DMA)模块和周边元件扩展接口(PCT)模块；其中，物理层接口模块负责与OSI参考模型第一层物理层的接口，将物理层收到的串行数据变成8bit并行数据送给协议处理模块，或将协议处理模块发送的8bit并行数据变成串行的数据送给物理层处理。
协议处理模块包括HDLC协议处理模块和异步串口协议处理模块，分别进行同步HDLC串口和异步串口的协议处理。
其中，HDLC协议处理模块的结构如图3所示，由一个接收HDLC协议处理模块和一个发送HDLC协议处理模块组成。这两个模块相互独立，分别处理接收的数据和发送的数据，使得系统可以全双工的工作。
其中发送协议处理模块的功能(1)支持M个HDLC通道；(2)支持N个端口，每个端口可同时有多个HDLC通道；(3)支持透明传输(4)帧开始、帧结束标志的自动生成(5)支持共享的帧开始和帧结束标志(6)两个传输帧之间数据自动填充，填充字符可编程；(7)支持零插入功能(8)16位/32位CRC帧校验生成(CRC16和CRC32)(9)支持字节内高低位比特的交换；(10)支持端口数据取反；(11)支持流控功能。
上述现有技术的不足之处在于上述发送协议处理模块必须通过PCI接口与一个主机相连，其他工作系统与该模块的端口相连，主机与各工作系统之间进行数据通讯或各工作系统之间进行数据通讯，都该主机来控制该模块的多端口、多通道的数据流，安装不便，控制过程复杂。另外，一旦该主机出现故障，该处理模块就无法起作用，其余工作系统之间就不能进行数据通讯，从而大大影响了系统稳定性和可靠性。
发明内容
本发明所要解决的技术问题是提供一种可实现多层次的工作系统协调工作、且稳定、可靠、实时的数据总线桥接器。
为解决上述技术问题，本发明的数据总线桥接器，包括物理接口单元，包括多个物理链路，各物理链路包括多个逻辑通道，物理接口单元用于与外部标准设备相连，并将各物理链路上的数据按照不同的逻辑通道进行数据传输；数据链路单元，与物理接口单元双向连接，用于对属于不同逻辑通道的数据进行HDLC协议处理；FIFO单元，与数据链路单元双向连接，用于数据缓冲管理；DMA控制单元，与FIFO单元双向连接；还包括仲裁机制单元和用于存储共享数据的物理内存单元；仲裁机制单元与DMA控制单元双向连接，物理内存单元与仲裁机制单元双向连接；仲裁机制单元用于保证所述的各逻辑通道互斥地访问物理内存单元中的共享数据，并使数据读写符合协议规范；DMA控制单元用于使各逻辑通道和物理内存之间建立高速数据传输。
上述数据总线桥接器的工作方法，包括当收到来自外部标准设备的写数据请求信号时，物理接口单元对该写数据请求信号进行地址译码，然后选择一个物理链路，经接收高级数据链路控制RHDLC按HDLC协议将该数据进行解包，并将解包后的数据压入接收FIFO；经仲裁机制单元仲裁后，如果仲裁数据写允许，则生成数据偏移地址并配置接收DMA，启动数据存放程序并将该数据存入物理内存单元；如果仲裁数据写不允许，则等待直到允许；当收到来自外部标准设备的读数据请求信号时，物理接口单元对该读数据请求信号进行地址译码，然后选择一个物理链路，同时经发送高级数据链路控制THDLC按HDLC协议解包，经仲裁机制单元仲裁，如果仲裁数据读允许，则生成数据偏移地址并配置发送DMA，启动数据读取程序，并将物理内存单元中的相应数据压入发送FIFO，然后THDLC按HDLC协议打包该数据并经物理接口单元传递至该外部标准设备；如果仲裁数据读不允许，则等待直到允许。
外部标准设备是通过接口卡与本发明的数据总线桥接器的物理接口单元相连的独立工作系统。
当本发明的数据总线桥接器应用于在屏蔽门控制系统时，所述标准设备或外部标准设备包括门机控制单元DCU、站台端头控制盒PSL、主控机PSC、车控室操作指标盘PSA、应急控制盘IBP、设备监控系统BAS、便携诊断终端PTE。
本发明具有积极的效果(1)本发明的数据总线桥接器相对于现有技术，增设了仲裁机制单元和用于存储共享数据的物理内存单元，多个外部标准设备通过数据总线桥接器相连，一台外部标准设备出现故障，不影响其他外部标准设备的正常工作。尤其在屏蔽门控制系统中，采用本发明的数据总线桥接器后，可实现多层次的控制设备(包括门机控制单元DCU、站台端头控制盒PSL、主控机PSC、车控室操作指标盘PSA、应急控制盘IBP)与监视设备(包括设备监控系统BAS、便携诊断终端PTE)的协调工作，实现了快速、通透、可知的信息传递与共享体系和系统单元部件间的并联协调调度机制，即实现数据缓冲与共享功能，完成不同标准设备的数据内存映射，达到同步实时更新的目的；克服了传统门机控制系统高层设备与底层设备在数据共享时出现的协议不统一、反复打包解包、命令传递滞后、可能时序错误的不足。(2)本发明的数据总线桥接器中，物理接口单元的物理链路采用串行数据端口，结构简单，成本低廉，数据传输速率高且抗干扰性能强。(3)本发明的数据总线桥接器采用CPLD或FPGA或DSP或ARM，且均为超级哈佛结构，以在取指令的同时将操作数据也从物理内存单元中取出或写入。
图1.为现有技术中的HDLC协议的数据帧结构；图2.为现有技术中的串行通信控制器芯片的结构；图3.为现有技术中的HDLC协议处理模块的结构；图4.为本发明的数据总线桥接器的内部功能单元的结构框图；图5.为本发明的数据总线桥接器与外部的标准设备相连的结构示意图；图6.标准设备的用于与本发明的数据总线桥接器相连的接口卡的内部结构示意图；图7.为本发明的数据总线桥接器的发送数据流程框图；图8.为本发明的数据总线桥接器的接收数据流程框图；图9.数据总线桥接器在屏蔽门控制系统中的网络拓扑；
图10.数据总线桥接器与外部标准设备进行数据交换的流程图。
具体实施例方式
(实施例1)如图4，数据总线桥接器为一专用集成电路ASIC(即CPLD或FPGA，其他实施例中，也可采用DSP或ARM)，包括物理接口单元1、数据链路单元2、FIFO(多通道数据缓冲区管理)单元3、DMA控制单元4、仲裁机制单元5及物理内存单元6。
仍见图4，各单元主要功能如下物理接口处理单元1实现8个物理链路(Port a、Port b、Port c、Port d、Port e、Port f和Port g)与高达128个逻辑通道的映射关系，将物理链路上的数据按照逻辑通道的不同进行数据的重新分配。一个物理链路上可以传输最多16个逻辑数据链路的数据(物理链路是指有线或无线的传输通道，中间不包括任何交换节点。逻辑通道则具有逻辑上的控制关系，因为在相邻计算机之间传输数据时，除了需要一条物理链路外，还必须有一定的规程或协议来控制这些数据的传输。将实现这些规程的硬件或软件加到物理链路上，就构成了逻辑通道。当采用复用技术时，一条物理链路可以在逻辑上分解为多条逻辑通道)。
数据链路单元2要进行HDLC帧的标志(FLAG)检测与插入，FCS的计算和检测，填充比特的检出与插入等主要与协议有关的操作。由于目前数据链路层上所采用的各种数据包的结构与HDLC的数据帧结构基本相同，所以该处理器可以广泛地应用于帧中继系统、PPP协议数据包的处理等主流应用场合。数据链路单元2包括发送高级数据链路控制THDLC和接收高级数据链路控制RHDLC。
FIFO单元3主要负责对属于不同逻辑通道的数据缓冲区进行管理，避免缓冲区溢出，以适应总线和线路的数据传输延迟。缓冲区的大小与数据传输速率有直接关系。FIFO单元3包括发送FIFO和接收FIFO。
DMA控制单元4主要负责在主机系统物理内存6和芯片内部数据缓冲区之间进行高速的数据突发传输，用于减轻主机系统的处理负荷。DMA控制单元4包括发送DMA和接收DMA。
仲裁机制单元5主要保证互斥地访问共享资源，实现共享数据的安全读写要求，在接口信号时序和操作上严格符合规范的要求。
物理内存6用来存放共享数据。
数据链路单元2包括发送高级数据链路控制THDLC2-1和接收高级数据链路控制RHDLC2-2；FIFO单元3包括发送FIFO3-1和接收FIFO3-2；DMA控制单元4包括发送DMA4-1和接收DMA4-2。
见图4和5，物理接口单元1的物理链路为串行数据端口，包括用于接收数据的串行接收数据线Rdate、用于发送数据的串行发送数据线Tdate和用于规范数据收发时序的同步时钟信号线C1k。外部的标准设备x和标准设备y是通过相应的接口卡与物理接口单元1相连的。
图6为所述标准设备x的接口卡的内部结构示意图。该接口卡包括移位寄存器、发送驱动、接收单元、输入输出接口，接口线带上拉电阻Rp，保证信号的准确。发送时并行数据经移位寄存器进入发送驱动单元，后驱动接口开关电路实现高速串行数据输出。接收时高速串行数据经接收单元电平转换进入移位寄存器形成并行数据，供后续处理。系统默认为全双工模式运行，可以同时收发数据。发送驱动也可以控制接收使能，在半双工模式运行，实现对低速设备的连接。
物理接口单元1、数据链路单元2、FIFO单元3、DMA控制单元4、仲裁机制单元5和物理内存单元6设于采用超级哈佛结构的复杂可编程逻辑器件CPLD或采用超级哈佛结构的现场可编程门阵列FPGA或采用超级哈佛结构的数字信号处理器DSP或采用超级哈佛结构的嵌入式系统ARM中。
见图10，数据总线桥接器的工作方法，包括A、当收到来自外部标准设备的写数据请求信号时，物理接口单元1对该写数据请求信号进行地址译码，然后选择一个物理链路，经接收高级数据链路控制RHDLC2-2按HDLC协议将该数据进行解包，并将解包后的数据压入接收FIFO3-2；经仲裁机制单元5仲裁后，如果仲裁数据写允许，则生成数据偏移地址并配置接收DMA4-2，启动数据存放程序并将该数据存入物理内存单元6；如果仲裁数据写不允许，则等待直到允许；B、当收到来自外部标准设备的读数据请求信号时，物理接口单元1对该读数据请求信号进行地址译码，然后选择一个物理链路，经发送高级数据链路控制THDLC2-1按HDLC协议解包，经仲裁机制单元5仲裁，如果仲裁数据读允许，则生成数据偏移地址并配置发送DMA4-1，启动数据读取程序，并将物理内存单元6中的相应数据压入发送FIFO3-1，然后THDLC2-1按HDLC协议打包该数据并经物理接口单元1传递至该外部标准设备；如果仲裁数据读不允许，则等待直到允许。
所述的数据读取程序的步骤包括根据待发送的数据帧在物理内存单元6中的起始地址及字节长度，数据收发器首先发出起始标志，之后通过发送DMA4-1从物理内存单元6中相应的起始地址开始取出数据并发送；当发完帧数据后，发出CRC循环冗余校验码和结束标志。
在发送过程中，当遇到连续5个比特1时，将数据收发器自动插入0比特；当发送FIFO3-1下溢时，数据收发器发出异常操作符；当网络层发现故障时，数据收发器发出错误CRC值。
如图7-8，当发送使能比特复位或空闲标识状态置位并且数据未就绪时，数据收发器进入空闲态；当数据就绪或设置为发送空闲标志态时，数据收发器进入发送起始标志态；在发送数据前，至少要发送一个起始标志，数据收发器维持在发送数据态，直至发送FIFO中出现帧结束标志之后，数据收发器进入发送CRC态及发送结束标志态；当正常离开发送结束标志态时，产生一个中断，用于指示一个完整的帧已成功地发送结束；在发送完结束标志后，若第二帧的数据已准备好，数据收发器直接进入发送数据态，所述第二帧的数据帧将前一数据帧的结束标志作为起始标志。
所述的数据存放程序的步骤包括在数据收发器的接收使能比特置位前，数据收发器保持空闲态；在接收使能比特置位后，数据收发器开始搜寻数据写标志；待发现数据写标志时，若对接收地址有要求，就检查地址是否匹配；在匹配情况下，数据收发器将接收到的数据送到物理内存单元(6)中；若地址不匹配，复位接收指针，并开始搜寻新帧。
数据收发器在将数据放入物理内存单元(6)之前，数据收发器自动去除其插入的“0”比特；当数据收发器收到结束标志后，数据收发器检查CRC值，若正确，则产生一个成功接收中断；若错误，复位内存缓冲指针，废弃接收帧，开始搜寻新帧；当数据收发器发现异常操作符时，缓冲指针复位，丢弃接收帧，开始搜寻新的标志；当接收使能比特置位后，数据收发器进入失帧态，开始帧接收；直至收到一个标志，进入帧接收态，开始接收有效数据；当收到另一个标志时，结束数据接收。
系统内DMA控制器的设置，是为了减轻定时收、发数据的工作量。内部共有8个DMA通道。DMA控制器是按FIFO的请求开始工作的，系统采用轮询策略解决内部DMA请求冲突，即一个DMA通道工作完后，须待其它DMA通道都被询问且工作后，才会再次被允许工作。DMA控制器管理的内存范围是64K字节。每个DMA通道有二个缓存描述符，这样，当一个缓存填满时，另一个缓存已准备就绪，二者交替工作，极利于大批量数据的收发。
应用例1如图9，数据总线桥接器在屏蔽门控制系统中的网络拓扑。一个完整的屏蔽门控制系统其所有单元主控机PSC、门机控制单元DCU(1-30个)、站台端头控制盒PSL、车控室操作指标盘PSA、应急控制盘IBP操作盘、BAS(设备监控系统)、维护终端PTE及数据总线桥接器都通过挂到总线上。总线桥接器共有8个物理链路，每个物理链路有自己的物理地址。一个物理链路上通过时分复用的方法可以传输最多16个逻辑数据链路的数据，每个逻辑单元有逻辑地址。所以该系统总线可以挂接最多128个设备。屏蔽门系统中的设备作为标准设备，并分配有逻辑地址可以实现与8个物理链路的映射。所有标准设备共享总线桥接器中物理内存中的数据与命令，可以在仲裁机制作用下完成对该内存区域的读写，从而达到了所有设备数据的同步更新、实时传递的目的。
数据总线桥接器与屏蔽门控制系统中标准单元的数据交换。
本应用例的总线桥接器采用了可独立并行的数据处理单元FPGA(现场可编程门阵列)，利用实时的状态信息和数据，完成多层次或并行设备(如Can总线通讯设备、RS232通讯设备、485总线通讯设备和TCP/IP通讯设备等)间的命令协调，克服其中可能出现的命令时序差异造成的错误指令，实现多层次的控制设备与监视设备的协调工作，确保了系统的高速性、实时性和可靠性。
该FPGA具有32个IO端口的40位寄存器供数据处理单元和数据总线之间传递数据，同时加上超级哈佛结构，使得数据处理单元和物理内存之间也可以自由传递数据。
该FPGA中的SRAM采用超级哈佛结构，分为指令存储器〔48比特)和数据存储器(32比特)，可以对指令和数据并行存取，大大的提高了效率。此外通过外部扩展端口，可以外接达4G的外部存储器。该FPGA还具有8个DMA通道，8个3比特的链路口，两个同步串通讯口，使得系统有强大的数据通讯能力。
本应用例的总线桥接器中的多通道FIFO单元的内部结构中，直接调用了Altra FPGA的双口RAM和FIFO的软核，作为通道状态RAM、块指针RAM以及内部缓冲队列.这些RAM和队列都是由FPGA的块RAM或者分布式RAM来构成实现的。当用户数量较多时，用户申请的处理、不同用户通道之间的切换、该用户的状态信息的加载和更新等非数据传输操作都不需要占用额外的时钟周期，从而使整个设计的数据吞吐率不会下降。
所述FPGA可以提供8Kb RAM和高达202Kb的嵌入式存储器以及嵌入式异步FIFO控制器，实现数据缓冲与共享功能，以及可编程的总线对总线桥接接口，完成不同设备数据内存映射，达到同步实时更新的目的，克服了传统门机控制系统高层设备与底层设备在数据共享时出现的协议不统一、反复打包解包、命令传递滞后、可能时序错误的不足，便于多层次的控制设备与监视设备的协调工作，同时成本较低。
权利要求
1.一种数据总线桥接器，包括物理接口单元(1)，包括多个物理链路，各物理链路包括多个逻辑通道，物理接口单元(1)用于与外部标准设备相连，并将各物理链路上的数据按照不同的逻辑通道进行数据传输；数据链路单元(2)，与物理接口单元(1)双向连接，用于对属于不同逻辑通道的数据进行HDLC协议处理；FIFO单元(3)，与数据链路单元(2)双向连接，用于数据缓冲管理；DMA控制单元(4)，与FIFO单元(3)双向连接；数据链路单元(2)、FIFO单元(3)和DMA控制单元(4)构成数据收发器；其特征在于还包括仲裁机制单元(5)和用于存储共享数据的物理内存单元(6)；仲裁机制单元(5)与DMA控制单元(4)双向连接，物理内存单元(6)与仲裁机制单元(5)双向连接；仲裁机制单元(5)用于保证物理接口单元(1)的所述各逻辑通道经数据收发器互斥地访问物理内存单元(6)中的共享数据，并使数据读写符合协议规范；DMA控制单元(4)用于使各逻辑通道和物理内存(6)之间建立高速数据传输。
2.根据权利要求1所述的数据总线桥接器，其特征在于物理接口单元(1)的物理链路为串行数据端口，包括用于接收数据的串行接收数据线、用于发送数据的串行发送数据线和用于规范数据收发时序的同步时钟信号线。
3.根据权利要求1或2所述的数据总线桥接器，其特征在于数据链路单元(2)包括发送高级数据链路控制THDLC(2-1)和接收高级数据链路控制RHDLC(2-2)；FIFO单元(3)包括发送FIFO(3-1)和接收FIFO(3-2)；DMA控制单元(4)包括发送DMA(4-1)和接收DMA(4-2)；当物理内存单元(6)向物理接口单元(1)发送数据时，则生成数据偏移地址并配置发送DMA，读取物理内存单元(6)中的相应数据，将并将数据压入发送FIFO(3-1)，然后经THDLC(2-1)按HDLC协议打包数据并传递至物理接口单元(1)；当物理内存单元(6)接收来自物理接口单元(1)中一个逻辑通道的数据时，RHDLC(2-2)按HDLC协议将该数据进行解包，并将解包后的数据压入接收FIFO(3-2)，经仲裁机制单元(5)仲裁后，则生成数据偏移地址并配置接收DMA(4-2)，将该数据存入物理内存单元(6)。
4.根据权利要求3所述的数据总线桥接器，其特征在于物理接口单元(1)、数据链路单元(2)、FIFO单元(3)、DMA控制单元(4)、仲裁机制单元(5)和物理内存单元(6)设于采用超级哈佛结构的复杂可编程逻辑器件CPLD或采用超级哈佛结构的现场可编程门阵列FPGA或采用超级哈佛结构的数字信号处理器DSP或采用超级哈佛结构的嵌入式系统ARM中。
5.上述数据总线桥接器的工作方法，包括A、当收到来自外部标准设备的写数据请求信号时，物理接口单元(1)对该写数据请求信号进行地址译码，然后选择一个物理链路，经接收高级数据链路控制RHDLC(2-2)按HDLC协议将该数据进行解包，并将解包后的数据压入接收FIFO(3-2)；经仲裁机制单元(5)仲裁后，如果仲裁数据写允许，则生成数据偏移地址并配置接收DMA(4-2)，启动数据存放程序并将该数据存入物理内存单元(6)；如果仲裁数据写不允许，则等待直到允许；B、当收到来自外部标准设备的读数据请求信号时，物理接口单元(1)对该读数据请求信号进行地址译码，然后选择一个物理链路，经发送高级数据链路控制THDLC(2-1)按HDLC协议解包，经仲裁机制单元(5)仲裁，如果仲裁数据读允许，则生成数据偏移地址并配置发送DMA(4-1)，启动数据读取程序，并将物理内存单元(6)中的相应数据压入发送FIFO(3-1)，然后THDLC(2-1)按HDLC协议打包该数据并经物理接口单元(1)传递至该外部标准设备；如果仲裁数据读不允许，则等待直到允许。
6.根据权利要求5所述的数据总线桥接器的工作方法，其特征在于所述的数据读取程序的步骤包括根据待发送的数据帧在物理内存单元(6)中的起始地址及字节长度，数据收发器首先发出起始标志，之后通过发送DMA(4-1)从物理内存单元(6)中相应的起始地址开始取出数据并发送；当发完帧数据后，发出CRC循环冗余校验码和结束标志。
7.根据权利要求6所述的数据总线桥接器的工作方法，其特征在于在发送过程中，当遇到连续5个比特1时，将数据收发器自动插入0比特；当发送FIFO(3-1)下溢时，数据收发器发出异常操作符；当网络层发现故障时，数据收发器发出错误CRC值。
8.根据权利要求6所述的数据总线桥接器的工作方法，其特征在于当发送使能比特复位或空闲标识状态置位并且数据未就绪时，数据收发器进入空闲态；当数据就绪或设置为发送空闲标志态时，数据收发器进入发送起始标志态；在发送数据前，至少要发送一个起始标志，数据收发器维持在发送数据态，直至发送FIFO中出现帧结束标志之后，数据收发器进入发送CRC态及发送结束标志态；当正常离开发送结束标志态时，产生一个中断，用于指示一个完整的帧已成功地发送结束；在发送完结束标志后，若第二帧的数据已准备好，数据收发器直接进入发送数据态，所述第二帧的数据帧将前一数据帧的结束标志作为起始标志。
9.根据权利要求5所述的数据总线桥接器的工作方法，其特征在于所述的数据存放程序的步骤包括在数据收发器的接收使能比特置位前，数据收发器保持空闲态；在接收使能比特置位后，数据收发器开始搜寻数据写标志；待发现数据写标志时，若对接收地址有要求，就检查地址是否匹配；在匹配情况下，数据收发器将接收到的数据送到物理内存单元(6)中；若地址不匹配，复位接收指针，并开始搜寻新帧。
10.根据权利要求9所述的数据总线桥接器的工作方法，其特征在于数据收发器在将数据放入物理内存单元(6)之前，数据收发器自动去除其插入的“0”比特；当数据收发器收到结束标志后，数据收发器检查CRC值，若正确，则产生一个成功接收中断；若错误，复位内存缓冲指针，废弃接收帧，开始搜寻新帧；当数据收发器发现异常操作符时，缓冲指针复位，丢弃接收帧，开始搜寻新的标志；当接收使能比特置位后，数据收发器进入失帧态，开始帧接收；直至收到一个标志，进入帧接收态，开始接收有效数据；当收到另一个标志时，结束数据接收。
全文摘要
本发明涉及一种数据总线桥接器及其工作方法；数据总线桥接器包括物理接口单元，用于与外部标准设备相连，并将各物理链路上的数据按照不同的逻辑通道进行数据传输；数据链路单元，用于对属于不同逻辑通道的数据进行HDLC协议处理；FIFO单元，用于数据缓冲管理；仲裁机制单元，用于保证物理接口单元互斥地访问物理内存单元中的共享数据，并使数据读写符合协议规范；DMA控制单元，用于使物理接口单元和物理内存之间建立高速数据传输。本发明的数据总线桥接器可实现多层次的工作系统协调工作，稳定、可靠且实时性好；应用于屏蔽门控制系统后，可实现多层次的控制设备与监视设备的协调工作，实现了快速、通透、可知的信息传递与共享体系。
文档编号H04L29/08GK101018179SQ20071002051
公开日2007年8月15日 申请日期2007年3月7日 优先权日2007年3月7日
发明者戈建鸣, 陈冠华, 王云宽, 范国梁, 仇维斌, 刘振彬, 王建新 申请人:今创集团有限公司, 王云宽, 范国梁