专利名称：具有去突波噪声功能的信号检测电路与其方法
技术领域：
本发明涉及一种具有去突波噪声(deglUch)功能的信号检测电路，特 别是涉及一种可检测差动信号(differential signal)的信号夹止情形又能 去突波噪声的信号检测电路。
背景技术：
在序列式连结(serial 1 ink)的信号收发机制中，接收端常会设置一信 号检测器，其可检测所接收端所接收到的差动输入信号，以判断此输入信号 是否为所需，其振幅是否合乎特定的预设讯号规格。此信号检测器会根据参 考电压来进行判断。
有时，所接收的输入信号会高于参考电压。为此，信号检测器能具有较 好整流的功能。此外，在信号转态时，差动信号会在极短时间内小于参考电 压，如此将造成信号夹止的判断上出现突波噪声(glitch)。此外，噪声也可 能造成突波噪声。
请参考图1,其显示已知低电压差动信号检测器的架构图。如图1所示， 此信号检测器10包括减法器11与12，参考电压产生器13,取样器14与 15,时钟产生器16，或逻辑门17,以及脉沖扩展器(pulse stretcher) 18。
减法器11与12将输入信号IN与参考电压VREF(由参考电压产生器13 所产生)相减，并将减法结果输入至取样器14与15。根据时钟产生器16所 产生的参考时钟，取样器14与15对减法器11与12的输出信号进行取样， 并将取样结果送至或逻辑门17。取样器14与15可放大这些减法器11与12 的输出信号。时钟产生器16会随机产生低频参考时钟。故而，取样器14与 15的取样点为随机。
脉冲扩展器18将或逻辑门17的输出信号进行脉沖宽度扩展，以得到输 出信号0UT。进行脉沖扩展将有助于后级电路的信号处理。在此已知电路中， 取样器14、 15,以及或逻辑门17可达到全波整流的目的。
然而，取样器14与15必需具有高增益，才能提高此已知电路的共模噪声4氐4元(common mode noise re ject ion)能力。jt匕夕卜，jt匕已^口电3各不具备去 噪声能力。
因此，需要有一种可检测差动信号的信号检测电路，其能改良已知技术 的缺点，还能提供其它优点。
发明内容
本发明提供一种信号检测电路，其可检测差动输入信号是否小于规格大 小以反映输入信号的讯号夹止(Squelch)情形，且本发明信号检测电路具有 去突波噪声功能、更佳的共模噪声抵抗能力、良好的判断精确度。
本发明的范例提供一种信号检测电路，用于检测差动输入信号的信号夹 止情形。信号检测电路包括参考电压产生器，产生参考电压，参考电压的 共模电压追寻输入信号的共模电压；实时信号判断电路，实时全波整流并放 大输入信号与参考电压间的差值，实时信号判断电路判断输入信号是否大于 参考电压；其中，实时信号判断电路包括 一双输入差动比较器与一异或逻
辑门，双输入差动比较器与异或逻辑门的组合可比较差动输入信号与参考电 压；以及去突波噪声电路，耦接至实时信号判断电路此去突波噪声电路利用 超取样(over-sampling)与逻辑处理以去突波噪声。此去突波噪声电路包括 模拟部份与数字部份，去突波噪声电路的模拟部份对实时信号判断电路的输 出信号进行取样和/或放大，去突波噪声电路的数字部份将模拟部份的取样 结果转换成数字输出信号。此数字输出信号即可代表输入信号是否为所需， 也就是输入信号的信号夹止情形。
本发明的另 一范例提供一种信号检测方法，用于;f企测一差动输入信号。 此方法包括下列步骤产生参考电压，参考电压的共模电压追寻输入信号的 共模电压；反相输入信号以产生输入信号的反相信号；比较输入信号与参考 电压，以产生第一比较结果；比较输入信号的反相信号与参考电压，以产生 第二比较结果；对第一与第二比较结果进行异或逻辑运算，以产生第一异或 逻辑运算结果；对第一异或逻辑运算结果进行取样和/或放大；以及将取样 结果转换成数字输出信号，数字输出信号代表该输入信号是否为所需，也就 是输入信号的夹止情形。
本发明的又一范例提供一种信号检测方法，检测一输入信号的信号夹止 情形并提供一对应的输出信号，该输出信号的信号电平反映该输入信号的信号夹止情形。该方法包含检测该输入信号是否超越一预设的参考范围，并
提供一比较信号以代表比较的结果；以及对该比较信号进行取样并根据不同 时间的取样值来进行逻辑运算，以滤除取样到讯号极性反转交错点(Cross point)的取样错误，增加夹止讯号输出的正确性。
为使本发明的上述特征和优点能更明显易懂，下文特举较佳实施例，并 结合附图详细说明如下。
图1显示已知的低电压差动信号检测器的架构图。
图2显示根据本发明一实施例的低电压差动信号检测电路
图3显示根据本实施例的参考电压产生器的一例。
图4显示根据本实施例的差动比较器的一例。
图5显示根据本实施例的对称性差动异或逻辑门的一例。
图6A与6B分别显示根据本实施例的去突波噪声电路的两种例子。
图7A与图7B显示本实施例如何去除突波噪声的示意图。
附图符号说明 10:信号检测器 11、 12:减法器 13:参考电压产生器 14、 15:取样器 16:时钟产生器 17:或逻辑门 18:脉沖扩展器 20:信号检测电路 21:参考电压产生器 22:实时信号判断电路 23:去突波噪声电路 221:反相器 222、 223:比较器 224:异或逻辑门301、 302、 308:晶体管
303、 304、 309、 310:电阻
305、 306、 311:电流源
307:放大器
401、 402:电流源
403 ~ 406:晶体管
407、 408:电阻
501:电流源
502 - 507:晶体管
508、 509:电阻
601:緩冲器
602:反相器
603A、 603B:锁存器
604:与逻辑门
605:或逻辑门
612:反相器
613A、 613B、 613C:锁存器 614A、 614B、 614C:与逻辑门 615:或逻辑门
具体实施例方式
请参考图2,其显示根据本发明一实施例的信号检测电路，其可检测输 入信号IN的信号夹止(Squelch)情形并反映于输出信号OUT。本发明的信号 检测电路具有去突波噪声功能、更佳的共模噪声抵抗能力、避免判断误差、 也不需利用高成本的高增益取样器。
如图2所示，此信号检测电路20包括参考电压产生器21,实时信号 判断电路22与去突波噪声电路23。实时信号判断电路22包括反相器221, 比较器222与223,以及异或逻辑门224。比较器222与223可形成一双输 入差动比较器。
参考电压产生器21会根据输入信号IN来产生参考电压VREF(其也为差 动信号)。输入信号IN为差动信号，其包括信号IIP与信号IN_N。参考电压VREF也为差动信号，其包括参考电压VREF-P与VREF—N。参考电压VREF 的共模电压将追寻输入信号IN的共模电压。
请参考图3,其显示参考电压产生器21的一例。如图3所示，此参考电 压产生器21包括晶体管301、 302与308;电阻303、 304、 309与310; 电流源305、 306与311;以及放大器307。这些组件的连接关系可由图3看 出，于此不详细描述。电阻303与304最好具有相同电阻值(互相匹配)； 同样地，电阻309与310最好具相同电阻值(互相匹配)。
晶体管301与302，以及电阻303与304可组成一个电平移位器(level shifter),将低电压的输入信号IN的电压电平(比如，接近于OV)稍微拉高 (比如，拉高至约1. 5V)。放大器307最好具有高增益值。
由图3可看出，参考电压VREF-P与VREF-N可分别近似表示如下
VREF—P N1+I*R (1)
VREF—N N1-I*R (2)
其中，Nl代表节点电压，R为电阻309与310的电阻值，I为流经电阻 309与310的电流。
实时信号判断电路22可实时对信号进行全波整流并放大，以及判断输 入信号IN是否大于参考电压VREF。实时信号判断电路22还具有检测讯号夹 止(squelch)的功能。
请再次参考图2。反相器221将输入信号IN反相成反相信号IN-BAR。 比较器222比较输入信号IN与参考电压VREF。比较器223比较反相信号 IN—BAR与参考电压VREF。
请参考图4,其显示差动架构的比较器222。如图4所示，比较器222 包括电流源401与402,晶体管403 ~ 406,以及电阻407与408。信号 COM—OUT_P与COM-OUT_N为比较器222的比较结果。这些组件的连接关系可 参考图4而得知，于此不详述。当然，比较器223的架构可类似于或相同于 比较器222。
异或逻辑门224接收比较器222与223的输出，并进行异或逻辑运算。 在本实施例中，异或逻辑门224比如为对称性的差动模拟架构。比起非对称 的差动架构，对称性的差动模拟异或逻辑门224具有更好的抗共模噪声能力。
请参考图5,其显示对称性的差动模拟异或逻辑门224的架构。如图5 所示，异或逻辑门224包括电流源501，晶体管502 - 507，以及电阻508与509。这些组件的连接关系可参考图5而得知，于此不详述。在图5中，参考符号VAN与VAP代表某一个输入信号(比如是比较器222 的输出信号)；参考符号VBN与VBP代表另一个输入信号(比如是比较器223 的输出信号);XOR一OUT一P与XOR_OUT_N则是异或逻辑门224的输出信号。比较器222/223与异或逻辑门224可提供全波整流与放大效果，有助于 判断输入信号是否大于参考电压，亦可提升检测的精确性。去突波噪声电路23利用多次取样与逻辑处理，以达到去突波噪声的目 的。请参考图6A与6B，其分别显示去突波噪声电路23的两种例子。去突波 噪声电路23包括模拟部份与数字部份。去突波噪声电路23的模拟部份可将 信号放大并进行取样，也可称为取样部份。去突波噪声电路23的数字部份 则将取样结果转换成数字逻辑信号0UT，以反映差动输入信号IN的信号夹止情形。请参考图6A,去突波噪声电路23包括緩冲器601，反相器602，锁存 器603A与603B，与逻辑门604,以及或逻辑门605。这些组件的连接关系可 由图6A而得知，于此不详述。在此例中，去突波噪声电路23的模拟部份包 括緩冲器601,反相器602,以及锁存器603A与603B;去突波噪声电路 23的数字部份包括与逻辑门604,以及或逻辑门605。緩沖器601可将异或逻辑门224的输出信号XOR—OUT更进一步放大。反 相器602将经放大的信号XOR—OUT反相成信号XOR—0UT_BAR。緩冲器601的输出信号输入至锁存器603A与603B的重置端CLR,以用 于重置这些锁存器。当输入信号大于参考电压且此两者间的差值大于一既定 值时，这些锁存器就会被重置。信号XOR—0UT_BAR输入至锁存器603A与603B的数据端D。取样时钟 SP_CK输入至锁存器603A与603B的控制端。根据取样时钟SP-CK的触发， 锁存器603A与603B可对信号X0R-0UT_BAR进行取样。在图6A的例中，为 增加取样正确性，最好是在输入信号IN的一个周期内可进行至少2次的取 样，也就是超取样(over-sampling);亦即取样时钟SP—CK的频率至少为输 入信号IN的2倍。锁存器603A与603B的取样结果输入至与逻辑门604。或逻辑门605接 收与逻辑门604的输出信号，并输出此信号检测电路的输出信号0UT。请参考图6B，去突波噪声电路23包括反相器612，锁存器613A、 613B与613C,与逻辑门614A、 614B与614C,以及或逻辑门615。这些组件的连 接关系可由图6B而得知，于此不详述。在此例中，去突波噪声电路23的模 拟部份包括反相器612,以及锁存器613A、 613B与613C;去突波噪声电 路23的数字部份包括与逻辑门614A、 614B与614C,以及或逻辑门615。 图6B的反相器与锁存器的操作类似于图6A的反相器与锁存器，于此不 再重述。不过，在图6B的例子中，信号X0R_0UT并不需要当成锁存器的重 置信号。在图6B的例中，为增加取样正确性，最好是在输入信号IN的一个 周期内可进行至少3次的取样；亦即取样时钟SP—CK的频率至少为输入信号 IN的三倍。
与逻辑门614A、 614B与614C的输入端接收某两个锁存器的输出信号。 比如，与逻辑门614A接收锁存器613A与613C的输出信号；与逻辑门614B 接收锁存器613A与613B的输出信号；与逻辑门614C接收锁存器613B与613C 的输出信号。与逻辑门614A、614B与614C的输出信号皆输入至或逻辑门615。
信号取样时可能会取样到信号转态点，如果不加以处理，则输出信号OUT 中可能会有突波噪声，影响信号夹止的判读。此外，传输过程中偶尔出现的 小噪声(noise)也可能会造成输出信号会有突波噪声(glitch)。图7A与图7B 显示本实施例如何去除突波噪声的示意图。在图7A与图7B中，箭头T代表 取样点，实线代表输入信号IN而虛线代表参考电压VREF。
图7A显示输入信号在正常传输下的取样示意图。在对信号X0R_0UT_BAR 取样时，可能会刚好取样到信号转态点，造成部份的取样结果为逻辑'T'。 AND逻辑运算可消除在信号转态点所产生的突波噪声。从图7A图看出，当输 入信号IN在正常传输下，输出信号OUT应该维持为"0",不受取样点的位 置影响，也不会受输入信号转态的影响。
图7B显示本实施例如何消除传输过程偶尔出现的小突波噪声。即使在 未传输信号，传输过程仍有可能会出现突波噪声。若某些突波噪声的大小刚 好超过参考电压且又被取样到，可藉由0R逻辑运算加以消除，以避免误差 产生。从图7B图看出，当输入信号IN中没有信号传输时，输出信号0UT应 该为'T，；此外即使传输过程突然有突波噪声，输出信号也会保持为"1"。
在本实施例中，取样部份可具有较小的差动增益，不需如已知技术一样 需要高的差动增益。此外，比较器，异或逻辑门与去突波噪声电路的取样部 份(模拟部份)皆为具有增益的差动模拟电路。比较器所输出的低电压信号可经模拟差动放大后，被取样成数字逻辑信号。如此可避免判断误差的产生。 这些差动模拟电路可有效避免共模噪声的干扰。
从另一方面来看，本实施例可检测到输入信号IN的信号夹止情形，且
输出信号OUT的信号电平会反映输入信号IN的信号夹止情形。首先，检测 输入信号IN是否超越预设参考范围，并提供比较结果。对该比较结果进行 取样，并根据不同时间的取样值来进行逻辑运算以调整输出信号OUT的信号 电平。如此，可以滤除取样到讯号极性反转交错点(Cross point)时所发生 的取样错误，增加夹止讯号输出的正确性。
本实施例的架构适合于各式高速序列式连结系统，或通用串行总线(USB) 系统中。
虽然本发明已以较佳实施例披露如上，然其并非用以限定本发明，本领 域的技术人员在不脱离本发明的精神和范围的前提下可作若干的更动与润 饰，因此本发明的保护范围以本发明的权利要求为准。
权利要求
1.一种信号检测电路，用于检测一输入信号的信号夹止情形，该输入信号为一差动信号，该信号检测电路包括一参考电压产生器，根据该输入信号而产生一参考电压，该参考电压为一差动信号，该参考电压的共模电压追寻该输入信号的共模电压；一实时信号判断电路，实时全波整流并放大该输入信号与该参考电压间的差值，该实时信号判断电路判断该输入信号是否大于该参考电压，该实时信号判断电路包括一双输入差动比较器与一异或逻辑门，用来比较该输入信号与该参考电压；以及一去突波噪声电路，耦接至该实时信号判断电路，该去突波噪声电路利用超取样与逻辑处理以去突波噪声，该去突波噪声电路包括一模拟部份与一数字部份，该去突波噪声电路的该模拟部份对该实时信号判断电路的一输出信号进行取样和/或放大，该去突波噪声电路的该数字部份将该模拟部份的取样结果转换成该信号检测电路的一数字输出信号以反映该输入信号的信号夹止情形。
2. 如权利要求1所述的信号检测电路，其中该实时信号判断电路还包括 一第一反相器，反相该输入信号以产生该输入信号的一反相信号。
3. 如权利要求2所述的信号检测电路，其中该实时信号判断电路的该双 输入差动比较器包括一第一比较器，具有 一第一输入端，接收该输入信号； 一第二输入端， 接收该参考电压；以及一输出端；以及一第二比较器，具有 一第一输入端，接收该输入信号的该反相信号； 一第二输入端，接收该参考电压；以及一输出端；其中该第 一 与第二比较器皆为差动模拟放大器。
4. 如权利要求3所述的信号检测电路，其中该实时信号判断电路的该异 或逻辑门具有一第一输入端，耦接至该第一比较器的该输出端； 一第二输入端，耦接 至该第二比较器的该输出端；以及一输出端，输出该实时信号判断电路的该 输出信号；其中该异或逻辑门为 一对称性差动模拟逻辑门。
5. 如权利要求1所述的信号检测电路，其中该去突波噪声电路的该模拟部份包括一緩沖器，具有 一输入端，接收该实时信号判断电路的该输出信号； 以及一输出端；一第二反相器，具有 一输入端，耦接至该緩沖器的该输出端；以及一 输出端；一第一锁存器，具有 一数据端，耦接至该第二反相器的该输出端；一 控制端，接收一取样时钟； 一重置端，耦接至该緩冲器的该输出端；以及一 输出端；以及一第二锁存器，具有 一数据端，耦接至该第二反相器的该输出端；一 控制端，接收该取样时钟； 一重置端，耦接至该緩冲器的该输出端；以及一 输出端。
6. 如权利要求5所述的信号检测电路，其中该去突波噪声电路的该数字 部份包括一第一与逻辑门，具有 一第一输入端，耦接至该第一锁存器的该输出 端； 一第二输入端，耦接至该第二锁存器的该输出端；以及一输出端；以及一第一或逻辑门，具有 一输入端，耦接至该第一与逻辑门的该输出端； 以及一输出端，输出该信号检测电路的该数字输出信号。
7. 如权利要求5所述的信号检测电路，其中该取样时钟的频率至少为该 输入信号的两倍以上。
8. 如权利要求1所述的信号检测电路，其中该去突波噪声电路的该模拟 部份包括一第三反相器，具有 一输入端，接收该实时信号判断电路的该输出信 号；以及一输出端；一第三锁存器，具有 一数据端，耦接至该第三反相器的该输出端；— 控制端，接收一取样时钟；以及一输出端；以及一第四锁存器，具有 一数据端，耦接至该第三反相器的该输出端；一 控制端，接收该取样时钟；以及一输出端；以及一第五锁存器，具有 一数据端，耦接至该第三反相器的该输出端；一 控制端，接收该取样时钟；以及一输出端。
9. 如权利要求8所述的信号检测电路，其中该去突波噪声电路的该数字一第二与逻辑门，具有 一第一输入端，耦接至该第三锁存器的该输出 端； 一第二输入端，耦接至该第五锁存器的该输出端；以及一输出端；一第三与逻辑门，具有 一第一输入端，耦接至该第三锁存器的该输出 端； 一第二输入端，耦接至该第四锁存器的该输出端；以及一输出端；一第四与逻辑门，具有 一第一输入端，耦接至该第四锁存器的该输出 端； 一第二输入端，耦接至该第五锁存器的该输出端；以及一输出端；以及一第二或逻辑门，具有 一第一输入端，耦接至该第二与逻辑门的该输 出端； 一第二输入端，耦接至该第三与逻辑门的该输出端； 一第三输入端， 耦接至该第四与逻辑门的该输出端；以及一输出端，输出该信号检测电路的 该数字输出信号。
10. 如权利要求8所述的信号检测电路，其中该取样时钟的频率至少为 该输入信号的三倍以上。
11. 一种信号检测方法，用于检测一输入信号的信号夹止情形，该输入 信号为一差动信号，该信号检测方法包括根据该输入信号而产生一参考电压，该参考电压的共模电压追寻该输入信号的共模电压；反相该输入信号以产生该输入信号的 一反相信号； 比较该输入信号与该参考电压，以产生一第一比较结果； 比较该输入信号的该反相信号与该参考电压，以产生一第二比较结果； 对该第一与第二比较结果进行一异或逻辑运算，以产生一第一异或逻辑运算结果；对该第一异或逻辑运算结果进行取样和/或放大；以及 将该取样结果转换成一数字输出信号，该数字输出信号用于代表该输入 信号是否为所需以反映该输入信号的信号夹止情形。
12. 如权利要求11所述的信号检测方法，其中，比较该输入信号与该参 考电压的该步骤包括利用 一 差动模拟放大器来比较该输入信号与该参考电压。
13. 如权利要求11所述的信号检测方法，其中，比较该输入信号的该反 相信号与该参考电压的该步骤包括利用 一 差动模拟放大器来比较该输入信号的该反相信号与该参考电压。
14. 如权利要求11所述的信号检测方法，其中，进行该异或逻辑运算的该步骤包括利用一对称性差动模拟异或逻辑门以进行该异或逻辑运算。
15. 如权利要求11所述的信号检测方法，其中对该第一异或逻辑运算结 果进行取样和/或放大的该步骤包括放大并反相该第一异或逻辑运算结果，以产生一第二异或逻辑运算结果；根据一取样时钟，对该第二异或逻辑运算结果进行一第一超取样；以及 根据该取样时钟，对该第二异或逻辑运算结果进行一第二超取样。
16. 如权利要求15所述的信号检测方法，其中将该取样结果转换成该数 字输出信号的该步骤包括对该第一与第二超取样结果进行一与逻辑运算与一或逻辑运算，以得到 该数字输出信号。
17. 如权利要求15所述的信号检测方法，其中该取样时钟的频率至少为 该输入信号的两倍以上。
18. 如权利要求11所述的信号检测方法，其中，对该第一异或逻辑运算 结果进行取样和/或放大的该步骤包括反相该第一异或逻辑运算结果，以产生一第二异或逻辑运算结果；以及； 根据一取样时钟，对该第二异或逻辑运算结果进行一第三超取样； 根据该取样时钟，对该第二异或逻辑运算结果进行一第四超取样；以及 根据该取样时钟，对该第二异或逻辑运算结果进行一第五超取样。
19. 如权利要求18所述的信号检测方法，其中将该取样结果转换成该数 字输出信号的该步骤包括对该第三、第四与第五超取样结果进行一与逻辑运算与一或逻辑运算， 以得到该数字输出信号。
20. 如权利要求18所述的信号检测方法，其中该取样时钟的频率至少为 该输入信号的三倍以上。
21. —种信号检测方法，检测一输入信号的信号夹止情形并提供一对应 的输出信号，该输出信号的信号电平反映该输入信号的信号夹止情形，该方 法包含检测该输入信号是否超越一预设的参考范围，并提供一比较信号以代表比较的结果；以及对该比较信号进行取样并根据不同时间的取样值来进行逻辑运算以调 整该输出信号的信号电平以滤除取样到讯号极性反转交错点的取样错误，增 加夹止讯号输出的正确性。
22.如权利要求21的方法，其中，在对该比较信号取样时，其取样频 率为该输入信号时钟的三倍以上。
全文摘要
信号检测电路检测差动输入信号振幅是否小于规格大小以产生一数字输出信号来反映该输入讯号的信号夹止情形。该信号检测电路包括参考电压产生器，产生参考电压，参考电压的共模电压追寻输入信号的共模电压；实时信号判断电路，实时放大输入信号与参考电压间的差值；以及去突波噪声电路，对实时信号判断电路的输出信号进行取样和/或放大，并将取样结果转换成该数字输出信号。
文档编号H04B1/10GK101320981SQ20071010659
公开日2008年12月10日 申请日期2007年6月6日 优先权日2007年6月6日
发明者张正道, 熊玟清, 赖佳良, 陈冠宇 申请人:智原科技股份有限公司