用于强光和弱光条件的cmos图像传感器阵列优化的制作方法

文档序号:7658235阅读:243来源:国知局
专利名称:用于强光和弱光条件的cmos图像传感器阵列优化的制作方法
图像传感器阵列优化技术领域^5>月涉及用于强光和弱光条<牛的CMOS图像传感器阵列优化。
技术背景常规互补金属氧化物半导体(CMOS)成像装置内的像素在单独的 电荷存储元件或保持电容器上存储光感应电荷,该单独的电荷存储元件 或保持电容器具有对于对装置内的所有像素基本相同的特定容量。像素 能存储的电荷量,也称作像素"阱容量",与保持电容器的电容值或"尺 寸"成比例。但是,由于存在竟争效应,这使选择保持电容器的尺寸成 了 CMOS成像装置的开发者难以做出的设计决策。 一方面,大的阱容量 由于容许电容器存储更多电子,提高了像素的信噪比(SNR)。因而, 较大的阱容量通过扩大像素的动态范围改善了像素的强光成像响应。另 一方面,较小的阱容量由于减少读^"误(如kTC噪声等)改善了像素的 SNR。降低读错误增强了像素的弱光响应。发明内容根据本发明的一方面,本发明涉及一种设备,包括 成像阵列,所述阵列至少包4舌具有第一电荷存储容量的第一类型像 素和具有第二电荷存储容量的第二类型像素。根据本发明的又一方面,本发明涉及一种方法,包括从成像阵列的像素中取得曝光值,所述阵列至少包括具有第 一 电荷存储容量的第一类型像素和具有第二电荷存储容量的第二类型像素;以及通过在至少一些相邻的第二类型像素的曝光值中内插来确定所述第 一类型像素的修正的曝光值。根据本发明的另一方面,本发明涉及一种方法,包括使成像阵列的像素能被充电,所述阵列至少包括具有第 一 电荷存储元件的第一类型像素和具有第二电荷存储元件的第二类型像素,每个第一类型像素和每个第二类型像素具有光电流源,所述第一和笫二电荷存储元件具有不同的电荷存储容量;以及利用光电流对所述成像阵列的^f象素充电。冲艮据本发明的再一方面,本发明涉及一种系统,包括成像阵列,所迷阵列至少包括具有第一电荷存储容量的第一类型像 素和具有第二电荷存储容量的第二类型像素;耦合到所述成像阵列的控制器,所述控制器向所述成像阵列提供控 制信号;以及通过输入/输出(1/OW妻口耦合到所述控制器的天线。


附图并入说明书并成为其一部分,说明了与本发明原理一致的一个 或多个实施方式,并结合描述解释这些实施方式。附图不一定按比例绘 制,而是将其重点放在说明本发明的原理。图中图1是示出根据本发明一些实施方式的成像系统实例的框图; 图2是示出本发明一些实施方式的传感器阵列的一部分的框图; 图3是示出本发明一些实施方式的另一传感器阵列的一部分的框图;图4是示出根据本发明一些实施方式的传感器阵列的一部分的两个相邻像素的实现的示意图;图5是示出根据本发明一些实施方式的传感器阵列的一部分的两个相邻像素的另 一 实现的示意图;图6是示出根据本发明一些实施方式的过程的流程图;图7是示出根据本发明一些实施方式的另一过程的流程图;图8是示出根据本发明一些实施方式的另一过程的流程图;以及图9是示出根据本发明 一些实施方式的另 一过程的流程图。
具体实施方式
以下参考附图作详细描述。不同附图中使用的相同参考编号来标识 相同或相似元件。在以下描述中,阐述具体的细节,例如特定的结构、 体系结构、接口、技术等以针对要求权利的本发明的多个方面提供透彻 理解。但是,此类细节是出于解释目的提供的,不应视为对要求权利的 本发明的限制。在本发明公开内容的帮助下,本领域技术人员将显见到施。而且,在某些实例中,为了避免因不必要的细节而妨碍对于本发明 的描述,省略了对于公知装置、电路和方法的描述。图1说明根据本发明一些实施方式的系统实例100。系统100包括 图像传感器102、聚光光学系统104、存储器106、控制器108、 一个或 多个输入/输出(I/0)接口 110 (如通用同步总线(USB)接口、并行端口、 串行端口、无线通信端口和/或其它1/0接口)、图像处理器114以及共 享总线或其它通信路径112,共享总线或其它通信路径112将装置102 及106至110耦合在一起以用于交换如图像数据和/或控制数据。系统100 还可以包括耦合到1/0接口 110的无线网络接口的天线111 (如偶极天 线、窄带弯折型天线(MLA)、宽带MLA、倒"F,型天线、平面倒"F" 型天线、goubau天线、贴片天线等)系统100可以釆用多种物理形式,这些物理形式适合于根据本发明 一些实施方式用于强光和弱光应用的CMOS图像传感器阵列优化。例 如,可以在数字成像设备(如数码相机、手持蜂窝电话、个人数字助理(PDA) 等)内实现系统100。而且,系统100的各种组件可以采用集成的配置 来实现而不是作为分离的组件。例如,存储器106、控制器108以及接 口 110可以在一个或多个半导体装置和/或集成电路(IC)芯片内(如在芯 片组、片上系统(SOC)等内)实现。在系统100在移动计算设备(如PDA) 和/或移动通信设备(如手持蜂窝电话)中实现的情况中,天线111可以实现系统100与外部设备和/或通信网络之间的无线通信。此外,为避免 妨碍对本发明的理解,没有在图1中示出可能与系统100关联/f旦并不具体涉及到要求权利的本发明的多种组件(例如,音频组件,与显示相关 的逻辑等)。图像传感器阵列102包括互^^卜金属氧化物半导体(CMOS)二极管元 件或像素,但是本发明并不局限于此,阵列102还可包括结合电荷存储 或保持电容的其它类型的半导体成l象元件。聚光光学系统104可以是任^T能够和/或适于收集光并将其提供给 传感器102的聚光光学元件的集合。虽然本领域技术人员将认识到光学 系统104可以包括各种光学组件和/或光学组件的布置,但是本发明未限 制光学系统104的具体类型,因此不作进一步详细描述。存储器106可以是任何能存储和/或保持成像数据的装置和/或机 构,例如一些实例中,成像数据包括彩色像素数据和/或分量值。例如存 储器106可以是如静态随机存取存储器(SRAM)或动态随机存取存储器 (DRAM)的易失性存储器,或者是如闪速存储器的非易失性存储器,但 本发明并不仅局限于此。为了实现根据本发明一些实施方式用于强光和弱光应用的CMOS 图像传感器阵列优化,在各种实施方式中,控制器108可以包括能够处 理成像数据的任何逻辑的集合和/或逻辑装置的集合。例如,控制器108 可以为图像控制器和/或信号处理器。然而,本发明并不局限于此,例如 其它一些实例中,控制器108还可以在通用处理器、微处理器和/或微控 制器中实现。再者,控制器108可以包括单个装置(如微处理器或专用 IC (ASIC))或包括多个装置。在一实施方式中,控制器108能够执行多 个任务的任何一个任务,这些4壬务支持实施用于强光和弱光应用的 CMOS图像传感器阵列优化的过程。这些任务可以包括例如下载微码、 初始化和/或配置寄存器和/或中断服务,但是本发明不局限于此。在一些实施方式中,控制器108可以包括控制逻辑和/或处理逻辑。 控制逻辑能向阵列102施加适当的控制信号,而处理逻辑能以与向阵列102施加控制信号一致的方式处理阵列102的输出数据,这些将在下文 进一步解释。在其它实施方式中,控制器108可以包括处理逻辑而阵列 102可以包括控制逻辑。在另外的实施方式中,阵列102可以整体或部 分地结合此类处理逻辑和/或控制逻辑。换言之,虽然在系统100中控制 器108作为分离的装置示出,但这并不意味着控制器108和/或控制器108 可包括的任何控制和/或处理逻辑的集合不能整体或部分地与阵列102 — 起结合到如IC这样的单个装置中。很明显,本发明并不受限于装置结 合可能与系统100相关的控制和/或处理逻辑。而且,这里使用的术语处 理逻辑和/或控制逻辑还包括实现要求权利的本发明所需要的硬件、固件 和/或软件的4壬何相应组合。图像处理器114可包括适于处理阵列102和/或控制器108提供的 图像、使得那些图像以适当格式以供可耦合到系统100上但未在图1中 示出的其它装置(如显示器或打印机)使用的控制和/或处理逻辑的任何 集合。在一些实施方式中,处理器114可以包括至少能处理阵列102的 输出以将阵列102的输出置为适于在监控器或其它类型的显示器(未示 出)上显示的形式的显示处理器和/或控制器。例如,处理器114能控制 阵列的图像数据的分辨率。在其它的实施方式中,处理器114可以包括至少能处理阵列102的 输出以将其置为适于在打印机或其它类似设备(未示出)上打印的形式 的打印机处理器和/或控制器。例如,处理器114能对阵列102提供的图 像数据作色彩转换。在另外的实施方式中,处理器114可以包括至少能 对阵列102的输出进行多々某体处理的多々某体处理器或控制器。例如,处 理器114能将阵列的图像数据与其它图像数据混合。处理器114还能对 阵列102产生的图像数据进行内插处理。图2示出根据本发明一些实施方式的如图1中阵列102的图像传感 器阵列的一部分200。阵列部分200示出连续的十六块成像像素201(1) 至201(16)。本领域技术人员将认识到像素201(1)至201(16)按Bayer模 式布置,其中像素201(1)、 201(3)、 201(6)、 201(8)、 201(9)、 201(11)、 201(14)和201(16)位于绿色滤光器202下面;而像素201(2)、 201(4)、 201(10)和 201(12)位于红色滤光器204下面;以及像素201(5)、 201(7)、 201(13)和 201(15)位于蓝色滤光器206下面。根据本发明一些实施方式,像素201(1)、 201(3)、 201(6)、 201(8)、 201(9)、 201(11)、 201(14)和201(16)属于第一类型,它们釆用较大电荷存 储元件(CSE) 208 (标记为"CSE1")的形式具有较大的电荷存储容量, 而像素201(2)、 201(4)、 201 (5)、 201(7)、 201(10)和201(12) 、 201(13) 和201(15)属于第二类型,它们具有较小电荷存储容量或较小CSE210(标 记为"CSE 2")。在一些实施方式中,CSE 208与CSE 210的电荷存储 比可至少为1: 1.0625,但是本发明并不局限于特定的电荷存储比或容 量比。换言之,CSE208与CSE210可具有基本不同的电荷存储容量。另外,CSE 208和/或210可以包括任何能存储或积累电荷的装置或 结构。因而,例如,CSE 208和/或210可以包括捕获由半导体光子相互 作用产生的转换电荷的电位阱存储装置。例如,CSE 208/210可以包括 光电荷存储元件,该光电荷存储元件作为成像像素201(1)至201(16)的光 电二极管216的一部分形成。或者,CSE 208/210可包括如薄膜电容器 的电容器。但是,这些仅仅是CSE 208/210的实现实例,并且本发明不 局限于电荷存储元件208/210的具体类型或结构。阵列部分200还包括行地址线212和列地址线214的段,此外,每 个像素201(1)至201(16)都包括光电二极管216。从阵列部分200可以看 出,根据本发明的一些实施方式的阵列可以包括行和列,其中每一行和 列交替地具有含不同电荷存储容量的像素。本领域技术人员将认识到, 为简明起见,与本发明不是特别相关的图像传感器像素的 一些常规元件 (如行选择装置、模数转换器、快门以及复位装置等)未在图2中示出。阵列部分200虽然示意性地示出根据本发明一些实施方式的成像阵 列的一些組件,但是仅出于讨论目的,不一定表示阵列部分200的详细 示意图。例如,本领域技术人员将认识到阵列部分200省略了如复位和 快门装置等的成像像素电路组件。此外,虽然图2示出具有按Bayer才莫式布置的像素201(1)至(16)的代表性阵列部分200,但本发明并不局限于 此,在不脱离本发明范围和精神的前提下,可以对具有较大CSE的像素 和较小CSE的像素采用其它布置。例如,在不必要用彩色滤光阵列时, 本发明可用单色成像阵列实施。而且,图2所示的CSE 208和210的相 对尺寸并不意味着代表特定的电荷存储比。虽然阵列部分200具有两个CSE值CSE1和CSE2,但本发明不限 于特定的CSE值或不同CSE值的具体数目或其组合。因而,例如,在 本发明一些实施方式中可以利用两个以上CSE值。而且,虽然阵列部分 200的绿色像素包含较大值CSE1,红色和蓝色像素包含较小值CSE2, 但本发明并不局限于此,可以将多于一个CSE值与阵列的每一像素颜色 关联。例如,图3示出根据本发明一些实施方式的阵列部分250。虽然阵 列部分250与阵列部分200具有许多共有的特征,但是阵列部分250与 阵列部分200也有所区别阵列部分250包括具有第一 CSE值(CSE1)的 绿色像素252(1)、 252(8)、 252(9)和252(16);具有第二 CSE值(CSE2)的 绿色像素252(3)、 252(6)、 252(11)和252(14);具有第三CSE值(CSE3) 的红色像素252(2)和252(10);具有笫四CSE值(CSE4)的红色像素252(4) 和252(12);具有第五CSE值(CSE5)的蓝色像素252(5)和252(13);以及 具有第六CSE值(CSE6)的蓝色像素252(7)和252(14)。西而,如图所示,阵列部分250包括分布于阵列部分250上的总共 六个CSE值(CSE1-CSE6),使得每种类型的彩色像素红、绿或蓝都与至 少两个不同的CSE值关联。如上面参考图2所提到的,图3中CSE的 相对尺寸无意将本发明限定于特定的CSE值或其比率。另外,虽然图2 和图3的像素布局符合Bayer模式,但并无意将本发明限定于特定成像 像素布局,图2或图3所示的CSE的不同尺寸的总数目也无意将本发明 限定于特定的CSE值或不同CSE值的特定分布。图4示出根据本发明一些实施方式的像素阵列部分300的两个相邻 像素301和302的实现,如图2和图3中阵列部分200和250的任意相邻像素的实现。每个像素301/302包括光电二极管304、电荷转移装置 306、复位装置308以及行选择装置310。根据本发明一些实施方式,像 素301包括其电荷存储容量实质性:地比像素302的CSE 314的电荷存储 容量小的CSE 312。例如,装置312的电荷存储容量可适用于存储与5 位最大像素阱容量对应的最大电荷,而装置314的电荷存储容量可适用 于存储与10位最大像素阱容量对应的最大电荷。但是,根据本发明, 装置312和314的电荷存储容量或其比率并不局限于任一特定值。图5示出根据本发明一些实施方式的另一像素阵列部分400的两个 相邻像素401和402的另一种布置,如图2和图3中阵列部分200和250 的任何相邻像素的布置。每个像素401/402包括光电二极管404、电荷 转移装置406、采样/保持复位装置408以及行选择装置410。根据本发 明一些实施方式,像素401包括其电荷存储容量实质性地比像素402的 CSE 414的电荷存储容量小的CSE 412。此外,根据本发明一些实施方 式,阵列部分400包括将像素401耦合到像素402以形成像素对418的 光电二极管(PD)组合装置416。因而,根据本发明一些实施方式的成像 阵列可以包括多个组合装置416,其将如像素401和402的相邻像素耦 合以形成多个像素对418。图6是示出根据本发明一些实施方式实现用于强光和弱光条件的 CMOS图像传感器阵列优化的过程500的流程图。虽然为便于解释,过 程500及相关的过程可能参考图1的系统100、图2至3的相应阵列部 分200和/或250和/或图4至5的相邻像素进行描述,但本发明并不局 限于此,根据要求权利的本发明的适合装置和/或装置组合支持和/或执 行的其它过程或方案也是可能的。过程500从给成像阵列像素的至少一部分充电开始[步骤502]。 一 些实施方式中,控制器108中的控制逻辑可以向阵列102的至少一部分 发出电荷转移控制信号。在一些实施方式中,控制逻辑可以向像素201(1) 至201(16)的电荷转移装置306/406提供信号,从而利用这些像素的光电 二极管提供的光电流对这些像素的CSE(如像素201(1) 、 201(3)、201(6)、 201(8)、 201(9)、 201(11)、 201(14)及201(16)的CSE312/412; 以及像素201(2) 、 201(4)、 201(5)、 201(7)、 201(10)、 201(12)、 201(13) 及201(15)的CSE 314/414 )充电。当充电时,那些CSE可以被认为存储 了与电荷成比例的值(如电压)。例如,如像素301的CSE 312的小CSE 可以存储最多5位数大小的曝光值,而如像素302的CSE 314的较大CSE 可以存储最多10位数大小的曝光值。然而,再次重申,本发明并不局 限于特定的电荷存储值或其比率。过程500可以取得较小CSE上存储的曝光值[步骤504]。在一些实 施方式中可以通过使控制器108中的控制逻辑沿一个或多个行地址线212 向阵列102的至少一部分提供行选择信号来实现这一步骤。也就是说, 控制逻辑向较小CSE像素301的装置310提供行选择控制信号,使像素 301向列线214的其中一个提供较小CSE 312上存储的值,最后提供到控制器108中的处理逻辑。本领^y支术人员将认识到,可能存在有助于在列线214与阵列102的输出数据路径之间传送较小CSE电荷存储或曝 光值(即与之对应的电压)但是与本发明不是特别相关的介入电路和/或 逻辑(如模数转换器电路等),因此为简明起见而未被包括在图1至图5 中。一旦处理逻辑取得较小CSE像素的较小CSE曝光值,就可以做出 有关较小CSE曝光值是否已经达到容量阈值的确定[步骤506]。在一些 实施方式中,控制器108中的处理逻辑将步骤504中取得的值与预定的 容量阈值比较。例如,对于如像素301的具有5位最大容量的较小CSE 像素,预定阈值可以对应于至少5位或满刻度值的一半。换言之,预定 阈值表示处于或接近像素响应饱和时(即在满容量或溢出状况时)的电 荷存储或曝光值(即电压值)。如果步骤506的结果为肯定的确定(即,如果较小CSE曝光值达 到或超过预定容量阈值),则过程500可以接着确定是否要修正较小CSE 曝光值[步骤508]。实现此步骤的一种方法是使控制器108的处理逻辑 来执行步骤508的确定。如果步骤508的结果为否定的(即,如果控制器108确定较小CSE曝光值无需纟务正),则过程500可以接着取得另一 较小CSE的曝光值[步骤516],并且对新的较小CSE的曝光值执行步骤 506和508。如果步骤508的结果为肯定的确定,则过程500可以接着取得相邻 的较大CSE像素的两个或两个以上像素上存储的曝光值[步骤510]。在 一些实施方式中,可以通过使控制器108的控制逻辑沿一个或多个行地 址选择线212向阵列102中的至少两个较大CSE像素提供行选择控制信 号来实现这一步骤。例如,控制逻辑可以部分地向像素302 (即,与像 素301相邻的较大CSE像素的其中 一个)的装置310提供行选择控制信 号,使得像素302向列线214的其中一个列线提供存储在较大CSE 314 上的曝光值,并最终提供到控制器108中的处理逻辑。用图2的阵列部 分200来完成此示例,如果像素201(7)表示较小CSE像素301以及201(8) 表示较大CSE像素302,则为实现步骤510,控制器108同样可取得与 较小CSE像素201(7)相邻的其余较大CSE像素201(3)、 201(6)及201(11) 中的一个或多个像素的CSE曝光值。如前文提到的,本领域技术人员将 认识到,可能存在有助于在阵列102与控制器108之间传送较大CSE曝 光值但是与本发明不是特别相关的介入电路和/或逻辑,因此为简明起见 而未^皮包括在图1至图5中。过程500可以接着使用相邻的较大CSE的曝光值进行内插[步骤 512]。在一些实施方式中,如果控制器108中的处理逻辑在步骤508中 确定较小CSE的曝光值应作修正值,则此逻辑可以使用步骤510取得的 较大CSE的曝光值执行步骤512的内插。例如,再次参考图2中阵列部 分200的示例,如果在步骤504中获得、且在步骤506中评估为满足或 超出预定阈值的较小CSE曝光值是从像素201 (7)获得的,则处理逻 辑可以在像素201(3)、 201(6)、 201(8)和/或201(11)的较大CSE曝光值中 的两个或两个以上之间进行内插,以取得修正的曝光值。例如,处理逻 辑可以根据像素201(3)、 201(6)、 201(8)和/或201(U)的较大CSE曝光值 的两个或两个以上来确定均值(即平均值),并用该值作为修正的曝光值 本发明不受限于步骤512中使用的内插类型,以及根据本发明,可 以在例如步骤512中实现其他内插方法,例如确定相邻较大CSE曝光值 的中间值。过程500可以接着将较小CSE的曝光值替换为修正的曝光值[步骤 514]。实现此步骤的一种方法是使^l空制器108的处理逻辑将步骤504中 取得的较小CSE的曝光值替换为步骤512确定的修正的曝光值。执行步 骤514的另一种方法是使控制器108的处理逻辑通过将步骤504中取得 的较小CSE曝光值与步骤512中确定的修正的曝光值比较以确定修正因 子,并使用该修正因子来修改步骤504中取得的较小CSE曝光值。过程500可以接着取得在另一个较小CSE像素上存储的曝光值[步 骤518]。如上文参考步骤504所描述的,控制器108可以通过^行地址 线212的一个或多个向阵列102的至少一部分提供行选择控制信号来实 现步骤518。然后过程500可以对该新的较小CSE曝光值重复执行步骤 506至514中的一些或全部。图7是示例根据本发明一些实施方式实现用于强光和弱光条件的 CMOS图像传感器阵列优化的过程600的流程图。虽然为便于解释,过 程600及相关的过程可能是参考图1的系统100、图2至3的相应阵列 部分200和/或250和/或图4至5的相邻像素来描述的,但本发明并不 局限于此,根据要求权利的本发明的适合装置和/或装置组合支持和/或 执行的其它过程或方案也是可能的。过程600可以从对成像阵列的像素的至少一部分充电开始[步骤 602]。在一些实施方式中,以与前文参考过程500的步骤502描述的方 式相似的方式,控制器108中的控制逻辑可以向阵列102的至少一部分 发出电荷转移控制信号(图6)。过程600可以接着取得较大CSE像素上存储的信号值或曝光值[步 骤604]。 一些实施方式中,以与前文参考过程500的步骤504描述的方 式相似的方式,控制器108中的控制逻辑可以取得较大CSE的曝光值(图 6)。也就是说,例如,控制逻辑可以向像素302的装置310提供行选择控制信号,使得像素将较大CSE 314上存储的曝光值提供到列线214的 其中一个列线,并最终提供到控制器108中的处理逻辑。过程600可以接着评估较大CSE曝光值的曝光值量值[步骤606]。 在一些实施方式中,控制器108中的处理逻辑可以;沐行步骤606。然后 可以就信号量值是否小于阚值做出确定[步骤608]。实现此步骤的一种 方法是使处理逻辑将步骤606中取得的曝光值的量值与预定阈值比较。如果步骤608的结果为肯定的,则过程600可以接着取得两个或两 个以上相邻的较小CSE的曝光值[步骤610]。正如本领域技术人员将认 识到的,对于给定的信号量值从较大CSE取得的信号要比对于相同信号 量值从较小CSE取得的信号具有更大的噪声分量(如,包括KTC噪声, 光子散粒噪声(photonic shot noise )等)。因此,根据本发明,当从较大 CSE取得的信号的量值低于预定阈值时,可以通过以从较小CSE取得 的曝光值替换从较大CSE取得的曝光值来改善从如阵列102的阵列取得 的曝光值或信号值的S/N比,其中该阔值可以是所用CSE的尺寸和类 型等的阵列设计要素的函数。在一实施方式中,以与前文参考过程500的步骤510描述的方式相 似的方式,控制器108中的控制逻辑可以取得邻近或相邻的较小CSE曝 光值(图6)。例如,控制逻辑可以部分地向像素301 (即,与像素302 相邻的较小CSE像素的其中一个)的装置310提供行选择控制信号,使 得像素301向列线214的其中一个列线提供较小CSE 312上存储的曝光 值,并最终提供到控制器108中的处理逻辑。使用阵列部分200来完成 此示例,假设像素201(7)表示较小CSE像素301以及像素201(6)表示较 大CSE像素302,则为完成步骤610,控制器108可以同样取得与较大 CSE像素201(6)相邻的其余较小CSE像素201(2)、 201(5)和/或201(10) 的一个或多个像素的CSE曝光值或信号值。如前文提到的,本领域技术 人员将认识到,可能存在有助于阵列102与控制器108之间传送较小CSE 曝光值但是与本发明不是特别相关的介入电路和/或逻辑,因此为简明起 见而未^R包括在图1至图5中。过程600可以接着使用相邻的较小CSE的曝光值进行内插[步骤 612]。在一些实施方式中,如果控制器108中的处理逻辑使用步骤610 中取得的较小CSE的曝光值进行步骤612的内插。例如,再次参考图2 的阵列部分200的示例,如果从像素201(6)取得在步骤608中评估为满 足或低于预定阈值的较大CSE的曝光值,则处理逻辑可以在步骤610中 取得的像素201(2)、 201(5)、 201(7)和/或201(0)的较小CSE曝光值的两 个或两个以上之间内插,以在步骤612中确定修正的曝光值。例如,处 理逻辑可以根据像素201(2)、 201(5)、 201(7)和/或201(10)的曝光值的两 个或两个以上来确定均值(即平均值),并用该值作为修正的曝光值。 但是,本发明不受限于步骤612使用的内插类型,根据本发明也可以在 步骤612中实现例如确定较小CSE曝光值的中间值的其他内插方法。过程600可以接着将较大CSE的曝光值替换为修正的曝光值[步骤 614]。在一些实施方式中,处理逻辑可以将步骤604中取得的较大CSE 的曝光值替换为步骤612中取得的修正的曝光值。换言之,处理逻辑可 以废弃步骤604中取得的较大CSE的曝光值,并将其替换为步骤612中 从相邻较小CSE的曝光值获得的修正的曝光值。过程600可以接着取得在另一较大CSE像素上存储的曝光值[步骤 616]。正如前文参考步骤604描迷的,控制器108可以通过沿行地址线 212的一个或多个行地址线向阵列102的至少一部分提供行选择控制信 号来实施步骤616。过程600然后可以对新的较大CSE曝光值重复执行 步骤606至614中的一些或全部。图8是示出根据本发明一些实施方式实现用于强光和弱,光条件的 CMOS图像传感器阵列优化的过程700的流程图。虽然为便于解释,过 程700及相关的过程可能是参考图1的系统100、图2至3的相应阵列 部分200和/或250和/或图4至5的相邻像素来描述,但本发明并不局 限于此,根据所要求发明的适合装置和/或装置组合支持和/或执行的其 它过程或方案也是可能的。过程700可以从评估是否要组合相邻的较大CSE和较小CSE像素开始[步骤702]。在一些实施方式中,控制器108可以执行步骤702。例 如,控制器108中的处理和/或控制逻辑可以基于系统IOO周围的环境状 况确定需要较短的曝光时间,因此确定需要选择性地将相邻的较小CSE 和较大CSE像素组合,以使两个光电流源或光电二极管能同时对较大或 较小CSE充电。但是,并未将本发明局限于逻辑和/或装置执行步骤702 的评估。如果步骤702的结果为否定的,即如果确定不要将相邻的像素组 合,则过程700可以终止。另一方面,如果步骤702的结果为肯定的, 即如果确定要组合相邻的像素,则过程700可以接着启用像素组合装置 [步骤704]。在一些实施方式中,可以通过使控制器108向相邻的较小CSE/ 较大CSE像素401/402的組合装置416提供光电二极管组合(PD组合)信 号来执行步骤704。在如此操作时,控制器108可以同时启用相邻且现 在组合的像素401/402的两个光电二极管404以对较大CSE 414或较小 CSE412充电。过程700可以接着选择组合的相邻像素的一个CSE[步骤706]。在 一些实施方式中,控制器108可向相邻像素401和402的电荷转移装置 406的其中一个电荷转移装置提供电荷转移控制信号。因此,例如,控 制器108可以通过向较小CSE像素401的装置406提供控制信号,从而 启用两个像素401和402的光电二极管404向较小CSE 412提供电荷来 执行步骤706。或者,控制器108可以通过向较大CSE像素402的装置 406才是供控制信号,从而启用两个像素40和402的光电二极管404向 较大CSE 414提供电荷来执行步骤706。一旦执行步骤706,过程700可以接着对组合的相邻像素充电[步骤 708]。在一些实施方式中,控制器108可以向步骤706中选择了其CSE 的像素的电荷转移装置提供电荷转移信号。例如,如果步骤706导致像 素401的CSE被选择,则步骤708可以包括控制器108向像素401的装 置406提供电荷转移信号。或者,如果步骤706导致像素402的CSE被 选择,则步骤708可以包括控制器108向像素402的装置406提供电荷转移信号。过程700然后可以接着取得所选的像素CSE的存储的曝光值[步骤 710]。实现此步骤的一种方法是使控制器108向具有在步骤706中被选 定且在步骤708中被充电的CSE的像素的行选择装置410提供行选择信 号。例如,如果步骤708导致像素401的CSE被充电,则步骤710可以 包括控制器108向像素401的装置410提供行选择信号。或者,如果步 骤708导致像素402的CSE被充电,则步骤710可以包括控制器108向 像素402的装置410提供电荷转移信号。图9是示出根据所申请发明一些实施方式实现用于强光和弱光条件 的CMOS图像传感器阵列优化的过程800的流程图。虽然为便于解释, 过程800及相关的过程可能是参考图1的系统100、图2至3的相应阵 列部分200和/或250和/或图4至5的相邻像素来描述的,^旦本发明并 不局限于此,根据要求权利的本发明的适合装置和/或装置组合支持和/ 或执行的其它过程或方案也是可能的。过程800可以从使成像阵列的像素能^^皮充电开始[步骤801]。在一 些实施方式中,控制器108可以向阵列102的像素的装置306提供电荷 转移信号。过程800可以接着对成像阵列的像素的至少一部分充电[步骤 802]。在一些实施方式中,阵列102的像素的光电二极管304可以向CSE 312和314提供光电流。过程800然后可以接着确定是否要执行像素的 子采样[步骤804]。根据本发明,可以通过选择只读取较小CSE或只读 取较大CSE像素来对阵列102子采样。因此,例如在执行步骤804时, 控制器108可以确定步骤802期间存在弱光条件,从而可以通过只对阵 列102的较小CSE像素采样来获得较大的信噪比。或者,控制器108可 以确定步骤802期间存在强光条件,从而可以通过只对阵列102的较大 CSE像素采样来获得较大的像素阱动态响应。如果步骤804的结果为否定的,即如果不执行子采样,则过程800 可以继续取得较大和较小CSE的存储的曝光值[步骤806]。在此情况中, 可以通过使控制器108向阵列102的两种像素类型301和302的行选择装置提供行选择信号来执行步骤806。如果步骤804的结果为肯定的, 即执行子采样,则过程800可继续确定是否要只对较大CSE采样[步骤 808]。在一些实施方式中,控制器108可响应进行步骤802时存在的光 照条件而执行步骤808。例如,如上文所迷,控制器可以确定步骤802 期间强光条件占优,从而步骤808应该得出肯定的确定。在此情况下, 过程800可以接着取得较大CSE上的曝光值[步骤810]。这可通过使控 制器108向较大CSE像素302的装置310提供行选择信号来实现。如果步骤808的结果为否定的,即如果不执行对较大CSE像素的 采样,则过程800可以继续取得较小CSE上存储的曝光值[步骤812]。 这可通过使控制器108向像素301的装置310提供行选择信号来实现。 例如,当控制器确定步骤802期间弱光条件占优,且因此步骤808应该 得出否定的确定,由此应该对较小CSE而不是较大CSE像素进行釆样 时,可以^执行步骤812。图6至9所示的步骤不必按所示顺序执行,也不一定需要执行所有 步骤。例如,可在任何时间取得曝光值[如步骤504和510中]。同样, 那些与其它步骤无关的步骤可与其它步骤并行^汰行。例如,对于阵列102 的同一行中的像素,可同时执行步骤504和510。而且,可使用硬件和/ 或固件和/或软件来实现和/或执行过程500至800的一些步骤。例如, 可以在硬件和/或固件中实现过程500中读出取得值的步骤(如步骤504 和510),而如内插(步骤512)和/或替换(步骤514)的其它步骤可以 在软件中实现。然而,本发明不局限于此,在硬件和/或固件中实现的步 骤或者也可在软件中实施。显然,这些用于过程500至800的软件实现精神。另外,过程500至800的至少一些步骤可作为在机器可读介质中 实现的指令、或指令集合来实现。根据本发明的实施方式,使用不同尺寸的CSE的用于强光和弱光 的图像传感器阵列的区域优化,由于增加阵列位的有效数量(ENOB) 而可以增强图像质量,并且也能够基于每一像素修正图像质量(例如,通过由不同尺寸的CSE导出的内插或其他修正)。如前文详细描述的, 根据本发明实施方式的阵列,可使用较小尺寸的CSE在弱光条件下提供 较低读取噪声和较好图像质量,也可使用较大尺寸的CSE通过允许收集 更多光感应电子提供可扩展的动态范围。前文对符合本发明原理的一个或多个实施方式的描述提供示例和说 明,但无意视为穷举性的,或将本发明的范围限制于所公开的具体形式。根据前文的原理,修改和变化是可能的,或者可以从本发明的各种 实施方式的实施中获取修改和变化。显然,可采用多种实施方式来提供 用于实现符合要求权利的本发明的用于强光和弱光应用的CMOS图像传 感器阵列优化的方法、装置和/或系统。除非明确如此说明,本申请的描述中所使用的元件、步骤或指令不 应解释为对于本发明是关键的或必需的。同样,这里使用的冠词"一个,,意味着包括一个或多个项。此外,用来描述本发明实施方式的其它术语, 如"数据"、"值"或"曝光值"和"信号值"在一些情况中是可互换使 用的。另外,本领域技术人员将认识到,在不背离本发明范围和精神的 前提下,如"电荷存储元件"、"电容器,,和"电容"的术语可互换使用。 而且,当这里或所附权利要求中"f吏用如"耦合"、"响应"的术语时,意 味着这些术语解释的范围很宽。例如,短语"耦合到"可指进行与使用 该短语所在的上下文环境相应的通信上的耦合、电耦合和/或操作上的耦 合。在基本不背离本发明精神和原理的前提下,可以对上文描述的要求 权利的本发明作出变化或修改。所有这些修改和变化都应包括在本文的 公开范围之内并受到所附权利要求保护。
权利要求
1、一种设备,包括成像阵列,所述阵列至少包括具有第一电荷存储容量的第一类型像素和具有第二电荷存储容量的第二类型像素。
2、 如权利要求1所述的设备,其特征在于,所述第一电荷存储容 量和所述第二电荷存储容量的比至少为1:1.0625。
3、 如权利要求l所述的设备,所述阵列还包括 多个组合装置,每个组合装置将至少一些相邻的第一类型和第二类型像素耦合以形成像素对,所述組合装置能够使来自像素对的两个像素 的光电流存储在所述像素对的任一像素上。
4、 如权利要求1所述的设备,其特征在于,所述成像阵列包括行 和列,每行包括交替的第一类型和第二类型像素,以及每列包括交替的 第一类型和第二类型像素。
5、 如权利要求l所述的设备,还包括耦合到所述成像阵列的处理逻辑,其中对于给定的第 一类型像素, 所述处理逻辑至少能取得在至少一些相邻的第二类型像素上存储的曝光 值并且能在那些曝光值中内插以确定所述第一类型像素的修正的曝光值。
6、 如权利要求5所述的设备,其特征在于,对于给定的第二类型 像素,如果所述第二类型像素的曝光值低于预定阈值,则所述处理逻辑 还能在两个或两个以上相邻的第一类型像素的曝光值中内插,以确定所 述笫二类型像素的修正的曝光值。
7、 如权利要求1所述的设备,还包括 具有第三电荷存储容量的第三类型像素。
8、 一种方法,包括从成像阵列的像素中取得曝光值,所述阵列至少包括具有第一电荷 存储容量的第一类型像素和具有第二电荷存储容量的第二类型像素;以及通过在至少一些相邻的第二类型像素的曝光值中内插来确定所述第 一类型像素的修正的曝光值。
9、 如权利要求8所述的方法,还包括 评估所述第二类型像素的曝光值的量值;以及 如果所述第二类型像素的曝光值的量值不超过预定阈值,则用修正的曝光值替换所述第二类型像素的曝光值,其中所述修正的曝光值是通 过在与所述第二类型像素相邻的两个或两个以上第一类型像素的曝光值 上内插取得的。
10、 如权利要求8所述的方法,其特征在于,所述第一电荷存储容 量和所述第二电荷存储容量的比至少为1:1.0625。
11、 一种方法,包括使成像阵列的像素能被充电,所述阵列至少包括具有第 一 电荷存储 元件的笫 一类型像素和具有第二电荷存储元件的第二类型像素,每个笫 一类型像素和每个第二类型像素具有光电流源,所述第一和第二电荷存 储元件具有不同的电荷存储容量;以及利用光电流对所述成像阵列的像素充电。
12、 如权利要求11所述的方法,还包括 将所述第一类型像素和所述第二类型像素组合形成像素对; 其中对像素充电包括选择性地使所述像素对的光电流源对所述像素对的所述第 一 电 荷存储元件或所述第二电荷存储元件充电。
13、 如权利要求11所述的方法,还包括 取得所述第一类型像素或第二类型像素的曝光值。
14、 如权利要求11所述的方法,其特征在于,所述第一电荷存储 元件和所述第二电荷存储元件的电荷存储容量的比至少为1:1.0625 。
15、 一种系统,包括成像阵列,所述阵列至少包括具有第一电荷存储容量的第一类型像素和具有第二电荷存储容量的笫二类型像素;耦合到所述成像阵列的控制器,所述控制器向所述成像阵列提供控制信号;以及通过输入/输出(1/0>1矣口耦合到所述控制器的天线。
16、 如权利要求15所述的系统,其特征在于,控制器包括处理逻 辑,其中对于给定的第一类型像素,所述处理逻辑至少能取得在至少一 些相邻的第二类型像素上存储的曝光值并且能在那些曝光值中内插以确 定所述第一类型像素的修正的曝光值。
17、 如权利要求16所述的系统,其特征在于,对于给定的第二类 型像素,如果所述第二类型像素的曝光值低于预定阔值,则所述处理逻 辑还能在两个或两个以上相邻的第一类型像素的曝光值中内插,以确定 所述第二类型像素的修正的曝光值。
18、 如权利要求15所述的系统,其特征在于,所述第一类型像素 的电荷存储容量和所述笫二类型像素的电荷存储容量的比至少为 1:1.0625。
19、 如权利要求15所述的系统,其特征在于,所述成像阵列包括 行和列,其中每行包括交替的第一类型和第二类型像素,以及每列包括交替的第一类型和第二类型像素。
20、 如权利要求15所述的系统,所述阵列还包括多个组合装置,每个组合装置将至少一些相邻的第 一类型和第二类 型像素耦合以形成像素对,所述组合装置使来自像素对的两个像素的光 电流能够存储在所述像素对的所迷第一类型像素或第二类型像素上。
全文摘要
公开了用于强光和弱光应用的CMOS图像传感器阵列优化的设备、系统和方法。在一个实施方式中,一种设备包括成像阵列,该阵列至少包括具有第一电荷存储容量的第一类型像素以及具有第二电荷存储容量的第二类型像素。还公开了其它实施方式。
文档编号H04N5/335GK101404731SQ20071012927
公开日2009年4月8日 申请日期2007年5月30日 优先权日2006年5月30日
发明者E·米利根, R·格伦 申请人:英特尔公司
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