专利名称：一种基于fpga和三模冗余思想的实时高可靠译码芯片的制作方法
技术领域：
本实用新型涉及一种基于FPGA和三模冗余思想的实时高可靠译码芯片。该译码 芯片采用国内外市场上流行的FPGA (Field Programmable Gate Array,即现场可编程门阵
列)以及相应的外围电路进行设计。设计者可以根据需要对该基于三模冗余思想的实时高 可靠译码器的硬件结构、功能特点、资源占用等进行灵活构建与参数配置，从而在相当短的
周期内用很低的成本就可以开发出目标产品。属于通信技术领域。
背景技术：
1948年香农提出了噪声信道编码理论，其核心是通过适当的编码后，当信息传输 率小于信道容量时，能够高效无误地传输。此后数字通信中的信道编码，无论是在理论上还 是在实践上都得到快速的发展。随着数字通信的发展，人们对信号的可靠性与有效性的要 求日益增高，更多的编译码思想与方法应用于信道编译码。然而任何编译码算法都不是一 成不变的，可以通过局部或部分算法思想的改善以及结构的改进来改变译码的速度、效率 等性能。
目前，主要的译码方法有 1、在具体的情况下采用一种有效的译码方法，在不同的译码情况下采用不同的译 码方法得到不同的译码效果。但该种单一的译码方法的可靠性存在着不足之处，不能满足 一些对误码率要求严格的系统的需要，还有待于进一步提高。 2、在编码时采用多种不同的编码方法串行编码。在解码过程中，按着编码时用到 的不同方式逆向串行译码，以提高译码可靠性。但该种译码方法的时间开销往往很大，不能 满足大数据量系统的高速实时译码的需求。 然而，近年来的大量研究与实验表明由于野外露天、空间、矿山等恶劣环境现场 的高噪声以及一些对于实时高可靠性译码具有严格要求的系统，使本已成熟应用的传统译 码系统在此类应用场合中遇到重重困难，严重制约了传统译码系统在该类应用场合中的推 广和使用，而目前的卫星有效载荷设备、野外露天环境监测、矿山监测系统的数据传输过程 中已经提出了对于实时性、高速率、高可靠译码的更高应用要求。现实告诉我们不能照搬 传统的系统译码方式来解决上述问题。因此，设计一款实时性强、可靠性高的译码器成为一 项具有意义的研究工作。 三模冗余技术是数字系统故障容错技术的一种重要手段。该容错技术基于多数表 决的思想，即认为"多数者的意见是正确的"。具体做法是把输入信号同时送到三个完全相 同的模块，再把它们的输出都送到一个"多数表决器"的输入端，然后把表决器的输出作为 整个系统的输出。当三模都可以正常工作或者三模中任意二模可以正常工作时，该系统都 能获得可靠的结果。 正是基于这种三模冗余的思想，使得设计一款实时高可靠性译码器成为可 能。我们将利用FPGA芯片完成整个译码器所需的全部核心电路(例如实时高可靠译码 IP(IntellectualProperty，知识产权)核模块、FIF0(First In First 0ut，先进先出))存
3储器模块、时钟管理模块和各种通信接口等)的设计，并且把整个译码系统放在同一芯片 上，就可以大幅縮小整个系统所占的面积，同时还会减少外围驱动接口单元及电路板间的 信号传递，加快数据处理的速度，同时内嵌的线路还可以避免外部电路板上信号传递所造 成的系统干扰。从而获得实时性和高可靠性。 其中，FPGA是英文Field-Programmable Gate Array的縮写，即现场可编程门阵 列，它是在PAL、GAL、CPLD等可编程器件的基础上进一步发展的产物。它是作为专用集成电 路(ASIC)领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可 编程器件门电路数有限的缺点。整个系统在单一的FPGA中实现，使得所设计的电路系统在 其规模、可靠性、体积、功耗、功能、性能指标、上市周期、开发成本、产品维护及其硬件升级 等方面实现最优化。FPGA芯片是小批量系统提高系统集成度、可靠性的最佳选择之一。 其中，IP核是具有知识产权的集成电路芯片硬核或者软核的简称，IP核是一段具 有特定电路功能的硬件描述语言程序，该程序与集成电路工艺无关，可以移植到不同的半 导体工艺中去生产集成电路芯片。利用IP核设计电子系统，引用方便，修改基本元件的功 能容易。其作用是把一组拥有知识产权的电路设计集合在一起，构成芯片的基本单位，以供 设计者进行电路设计时"搭积木"之用。其实可以把IP核理解为一颗ASIC，以前是ASIC做 好以后供大家在PCB上使用，现在是IP核做好以后让大家集成在更大的芯片里使用。
实用新型内容本实用新型的目的在于克服现有译码器不能兼顾实时性与高可靠性的缺点，提供 一种基于FPGA和三模冗余思想的实时高可靠译码芯片，主要面向对实时性与可靠要求较 高的系统设计，并且设计者可以根据用户需求对该芯片的硬件结构、功能特点、资源占用等 进行灵活构建，从而在相当短的周期内用很低的成本就可以开发出目标产品，而不是被动 地跟随和使用市场上已有的IC进行"僵硬的硬件连结和拼装"。 本实用新型解决其技术问题所采用的技术方案是本实用新型是一种基于FPGA
和三模冗余思想的实时高可靠译码芯片，该芯片包括 信号输入连接器，为满足高可靠数据传输标准的硬件接口 ； 用于存储来自输入信号连接器数据的第一 FIFO存储器，与输入信号连接器相耦合. 对来自第一 FIFO存储器的数据进行译码处理的实时高可靠译码IP核模块，与第 一FIF0存储器相耦合； 接收实时高可靠译码IP核模块处理后的数据的第二 FIFO存储器，与实时高可靠 译码IP核模块耦合； 接收来自第二 FIFO存储器数据的信号输出连接器，与第二 FIFO存储器相耦合。 所述的实时高可靠译码IP核模块，包括 控制模块，该模块较为核心，主要控制其他各模块的工作执行、调度。 三个译码模块，即三个并行处理的译码方法或译码算法模块，可以分别互补或兼
顾地选择随机错误模块和突发错误的译码方法或者算法模块，是由三模冗余思想的引入
的，由于互补译码方法和译码算法的应用，使得该芯片的可靠性大幅提高。 三个缓存模块，分别与所述的三个译码模块相连，用于对三个译码模块的译码结果进行缓存； 多数表决模块，与所述的三个缓存模块相连，对缓存模块送来的数据进行表决，然 后得出最终译码结果输出。 所述的控制模块，首先，该模块主要负责管理三个译码模块的译码进程和数据缓 存，以保持时间上的同步；同时，该模块也控制多数表决模块何时对译码数据进行表决输出
等工作。 其中，所述的缓存模块，也采用FIFO存储器的形式，用来缓冲译码后表决前的数 据以解决不同算法之间的时间复杂度不同的同步问题。 本实用新型的有益效果是，该译码芯片用一块FPGA完成核心设计，外配相应的外 围电路构成整个实时高可靠译码系统。高速的FPGA芯片大大縮短译码过程所花费的时间， 使得实时性处理变得简单易行。与此同时，设计者还可以根据需要对实时高可靠译码芯片 的硬件结构、功能特点、资源占用等进行灵活构建与编程，从而在相当短的周期内用很低的 成本就可以开发出目标产品。另外，由于三模冗余思想的引入，互补译码方法和译码算法的 应用，使得该芯片的可靠性大幅提高。当FPGA片上资源充足时，可以把后续处理模块整合 到该芯片上来，使得整个处理系统体积更小、集成度更高，可靠性更强，同时具有可重构与 可扩展等优点。
图1是基于三模冗余思想的实时高可靠译码系统总体框图。
图2是实时高可靠译码IP核内部结构图。
具体实施方式1、本设计采用FPGA芯片进行开发的原因 FPGA采用了逻辑单元阵列LCA(Logic Cell Array)这样一个概念，内部包括可配
置逻辑模土央CLB (Configurable Logic Block)、输出输入模lfe I0B (Input Output Block)和
内部连线(Interconnect)三个部分。FPGA的基本特点主要有 1)采用FPGA设计ASIC电路，用户不需要投片生产，就能得到合用的芯片。 2)FPGA可做其它全定制或半定制ASIC电路的中试样片。 3)FPGA内部有丰富的触发器和1/0引脚。 4)FPGA是ASIC电路中设计周期最短、开发费用最低、风险最小的器件之一。 5)FPGA采用高速CHM0S工艺，功耗低，可以与CM0S、TTL电平兼容。 可以说，FPGA芯片是小批量系统提高系统集成度、可靠性的最佳选择之一。 FPGA是由存放在片内RAM中的程序来设置其工作状态的，因此，工作时需要对片
内的RAM进行编程。用户可以根据不同的配置模式，采用不同的编程方式。 加电时，FPGA芯片将EPR0M中数据读入片内编程RAM中，配置完成后，FPGA进入
工作状态。掉电后，FPGA恢复成白片，内部逻辑关系消失，因此，FPGA能够反复使用。FPGA
的编程无须专用的FPGA编程器，只须用通用的EPR0M、PR0M编程器即可。当需要修改FPGA
功能时，只需换一片EPR0M即可。这样，同一片FPGA，不同的编程数据，可以产生不同的电路
功能。因此，FPGA的使用非常灵活。[0038] 本设计需要根据需要对该基于三模冗余思想的实时高可靠译码芯片的硬件结构、 功能特点、资源占用等进行灵活构建与参数配置，从而在相当短的周期内用很低的成本就 可以开发出目标产品。因此，FPGA是该设计开发的最佳选择，整个系统总体框图如图1所示。 2、对于实时高可靠译码IP核模块的进一步详述 该IP核模块内部包括控制模块、三个译码和三个缓存模块，多数表决模块等八大 功能模块。其工作流程如图2所示。 控制模块 该模块在整个系统中较为核心，主要功能是控制系统的多个状态之间的转换。从
而控制其他各模块的执行、调度等工作。
三个译码模块 三个译码模块，即三个并行处理的译码方法或译码算法模块，可以分别互补或兼 顾地选择随机错误模块和突发错误的译码方法或者算法模块，是由三模冗余思想的引入 的，由于互补译码方法和译码算法的应用，使得该芯片的可靠性大幅提高。 三个缓存模块 由于不同的译码方法和算法的时间复杂度不同，为了使得表决模块可以同步，就
要求每个译码模块的输出先缓存，再同时输入到表决模块，才而使得三路译码数据同步，避
免不必要的错误。
多数表决模块 该译码器就是基于多数表决的思想， 认为"多数者的意见是正确的"思想设计 的。所以表决模块也是至关重要，他将通过表决的方式决定最终的译码结果。
权利要求一种基于FPGA和三模冗余思想的实时高可靠译码芯片，其特征在于该芯片包括信号输入连接器，该模块为满足高可靠数据传输标准的硬件接口；用于存储来自输入信号连接器数据的第一FIFO存储器，与输入信号连接器相耦合；对来自第一FIFO存储器的数据进行译码处理的实时高可靠译码IP核模块，与第一FIFO存储器相耦合；接收实时高可靠译码IP核模块处理后的数据的第二FIFO存储器，与实时高可靠译码IP核模块耦合；接收来自第二FIFO存储器数据的信号输出连接器，与第二FIFO存储器相耦合。
2. 根据权利要求l所述的一种基于FPGA和三模冗余思想的实时高可靠译码芯片，其特 征在于所述的实时高可靠译码IP核模块，包括控制其他各模块的工作执行、调度的控制模块； 三个译码模块，即三个并行处理的译码方法或译码算法模块；对三个译码模块的译码结果进行缓存的三个缓存模块，分别与所述的三个译码模块相连；多数表决模块，与所述的三个缓存模块相连。
3. 根据权利要求2所述的一种基于FPGA和三模冗余思想的实时高可靠译码芯片，其特 征在于所述的缓存模块，也采用FIFO存储器的形式。
专利摘要本实用新型是一种基于FPGA和三模冗余思想的实时高可靠译码芯片，其特征在于该芯片包括信号输入连接器，该模块为满足高可靠数据传输标准的硬件接口；用于存储来自输入信号连接器数据的第一FIFO存储器，与输入信号连接器相耦合；对来自第一FIFO存储器的数据进行译码处理的实时高可靠译码IP核模块，与第一FIFO存储器相耦合；接收实时高可靠译码IP核模块处理后的数据的第二FIFO存储器，与实时高可靠译码IP核模块耦合；接收来自第二FIFO存储器数据的信号输出连接器，与第二FIFO存储器相耦合。本实用新型使得整个处理系统体积更小、集成度更高，可靠性更强，同时具有可重构与可扩展等优点。
文档编号H04L1/00GK201467105SQ20092011056
公开日2010年5月12日 申请日期2009年7月29日 优先权日2009年7月29日
发明者代志权, 关永, 刘永梅, 张 杰, 张雁, 毛春静, 王国辉, 韩军涛 申请人:首都师范大学