专利名称：有源像素单元及在基板上形成有源像素单元的方法
技术领域：
本发明涉及一种互补型金属氧化物半导体(complementary metal-oxidesemiconductor, CMOS)图像传感器(image sensor)，且特别涉及一种互补型金属氧化物半导体图像传感器的暗态漏电流(dark current)的降低。
背景技术：
相较于其他型图像装置(image device)，由于具有如芯片上信号处理(on-chip signal processing)能力、低成本与低耗电等优点，近年来互补型金属氧化物半导体图像传感器(CMOS image sensor，下称CIS)的普及率已经增加。此外，随着芯片工业持续地往次微米节点进展并伴随着在每一像素上结合更多构件，继续促使CIS的解决方案超前于电耦合装置(charge-coupled devices，CCDs)。CIS技术使得在同一装置中整合图像(imaging)、时序(timing)与读出(readout)等多种功能成为可能。CIS技术也使得实际系统单芯片(system-on-a-chip)解决方案的施行成为可能，其作为以显示为中心应用 (display-centric application)方面的扩大阵列。暗态漏电流(dark current)为用于描述图像传感器表现的重要参数之一。暗态漏电流(漏电流)在没有光子进入传感器中时流经如感光二极管的感光装置的一电流。随着像素尺寸的减少，为CIS的感光二极管所接收的光子量也减少。其结果为，暗态漏电流的影响将更为显著。因此，最小化暗态漏电流成为了先进CIS的一关键问题。
发明内容
有鉴于此，本发明提供了一种有源像素单元及一种在基板上形成有源像素单元的方法，以解决上述现有技术的问题。依据一实施例，本发明提供了一种有源像素单元，位于一基板之上，包括一浅沟槽隔离结构；一感光二极管，邻近该浅沟槽隔离结构，其中早于沉积一前金属介电层之前由于基板制造工艺所造成的一第一应力增加了该有源像素单元的一感光二极管的暗态漏电流与白单元数量；一晶体管，其中该晶体管控制该有源像素单元的操作； 以及一应力层，沉积于该有源像素单元的多个元件之上，其中所述多个元件包括该感光二极管、该浅沟槽隔离结构与该晶体管，其中该应力层具有一第二应力反抵于施加于该基板上的该第一应力，而其中该第二应力降低了起因于该第一应力的该暗态漏电流与该白单元数量。依据另一实施例，本发明提供了一种有源像素单元，位于一基板之上，包括一浅沟槽隔离结构；一感光二极管，邻近该浅沟槽隔离结构，其中早于沉积一前金属介电层之前由于基板制造工艺所造成的一第一应力增加了该有源像素单元的一感光二极管的暗态漏电流与白单元数量；一 N型金属氧化物半导体晶体管，其中该N型金属氧化物半导体晶体管控制该有源像素单元的操作；以及一应力层，沉积于该有源像素单元的多个元件之上，其中该应力层为一前金属介电层的一部分，而其中所述多个元件包括该感光二极管、该浅沟槽隔离结构与该晶体管，而其中该感光二极管设置于邻近该浅沟槽隔离结构， 而该应力层具有反抵于施加于该基板上的该第一应力的一第二应力，而其中该第二应力降低了起因于该第一应力所造成该暗态漏电流与该白单元数量并增加了该N型金属氧化物半导体晶体管的载流子迁移率。依据一实施例，本发明提供了一种在基板上形成有源像素单元的方法，包括在该基板上形成一浅沟槽隔离结构，其中在形成该浅沟槽隔离结构时在该基板上施加了一第一应力；采用拉曼光谱测量该第一应力，其中该第一应力表现出一拉曼峰值偏移数据；选择具一第二应力的一膜层以作为一应力层，其中该第二应力用于相抵形成该浅沟槽隔离结构时所产生的该第一应力；以及沉积具有该第二应力的该应力层于该基板上， 其中该应力层覆盖了形成于该基板上的该有源像素单元的多个元件，而所述多个元件包括了邻近于该浅沟槽隔离结构的一感光二极管与一晶体管，其中该应力层的沉积造成了该第二应力可施加于该基板上且该第二应力相抵于该第一应力，而其中具有该第二应力的该应力层的沉积降低了暗态漏电流与白单元数量。依据又一实施例，本发明提供了一种在基板上形成有源像素单元的方法，包括在该基板上形成一浅沟槽隔离结构，其中在形成该浅沟槽隔离结构时在该基板上施加了一第一应力，其中该第一应力是通过一拉曼峰值偏移数据而量化；以及沉积具第二应力的一应力层于该基板上，其中该应力层覆盖了形成于该基板上的该有源像素单元的多个元件，而所述多个元件包括了邻近于该浅沟槽隔离结构的一感光二极管与一晶体管，其中该应力层的沉积造成了该第二应力可施加于该基板上，且该第二应力相抵于该第一应力，而其中具有该第二应力的该应力层的沉积降低了暗态漏电流与白单元数量。本发明可降低有源像素单元的暗态漏电流与白单元数量。为让本发明的上述目的、特征及优点能更明显易懂，下文特举一较佳实施例，并配合附图，作详细说明如下。
图1为一剖面图，显示了依据本发明的多个实施例的一有源像素单元；图2为一工艺流程图，显示了依据本发明的多个实施例的形成浅沟槽隔离结构的方法；图3A显示了依据本发明的多个实施例的采用显微拉曼光谱(Micro-Raman spectroscopy)测量在一基板上的浅沟槽隔离产物的多个不同制作阶段中的峰值偏移情形；图;3B显示了在依据本发明的多个实施例中的拉曼峰值偏移与暗态漏电流间的相关性；图3C显示了在依据本发明的多个实施例中产生于浅沟槽隔离物的下部边角(边角322)处的高应力情形；图4显示了依据本发明的多个实施例的沉积于有源像素单元的元件上的一应力层；图5A为一曲线图，显示了依据本发明的多个实施例的暗态漏电流及白单元数量与沉积于有源像素单元上一应力层的拉伸膜层应力间的相关性；
图5B为一曲线图，显示了依据本发明的多个实施例中膜层应力与拉曼峰值偏移间的关系；图6A为一工艺流程图，显示了依照本发明的多个实施例中沉积一应力层于具有感光二极管元件的一基板上以降低上述元件的暗态漏电流与白单元数量的一方法；图6B为一示意图，显示了依据本发明的多个实施例的位于基板上的五个区域，在此些区域处使用拉曼光谱已得到相关的峰值偏移数据；图6C显示了依据本发明的多个实施例的由两个次膜层所形成的一应力层；图6D为一工艺流程图，显示了依照本发明的多个实施例中沉积一应力层于具有感光二极管元件的一基板上以降低上述元件的暗态漏电流与白单元数量的一方法。主要附图标记说明100 有源像素单元；101 晶体管；102 隔离结构；104 P型钉扎层；105 感光二极管；106 栅极介电层；107 栅极层；108 间隔物；109 间隔物；110 有源像素单元的一部分；111 间隔物；120 P型外延层；150 硅基板；200、600、630 工艺流程；201、202、203、205、206、207、208、210、211 步骤；301、302、303、304 数据点；311 曲线；322 边角；401 应力层；402 拉伸应力；403 压缩应力；411、412 次膜层；501、502 曲线；511、512 曲线;601、602、603、605、606 步骤；631、632、633、634、635 区域；641、644、645、646 步骤。
具体实施方式
图1显示了依据本发明的多个实施例的一有源像素单元100的剖面图。在此，有源像素单元100为一互补型金属氧化物半导体图像传感器(CMOSimage sensor,下称CIS)， 其具有一感光二极管105、一晶体管101与多个隔离结构102。有源像素单元100的一部分 110的细节在此则未显示。此部分110可包括一或一个以上的晶体管、扩散区与额外的隔离结构。有源像素单元100可为任何形态的像素单元，例如是五晶体管(5T)、四晶体管(4T)、 三晶体管(3T)或一晶体管(IT)的像素单元。在有源像素单元100内如用于4T像素单元的四个晶体管的此些晶体管用于控制有源像素单元100的操作。在部分实施例中，晶体管101 为N型金属氧化物半导体晶体管(NMOQ，而感光二极管105为一 N型感光二极管，两者皆形成于一 P型外延层120上。P型外延层120沉积于一硅基板150之上。在部分实施例中，感光二极管105包括了 P型钉扎层(pinning layer) 104。晶体管101包括了一栅极介电层 106、一栅极层107与多个间隔物108。栅极介电层106、栅极层107与此些间隔物108可分别由一或多个膜层所形成。在部分实施例中，此些隔离结构102可为浅沟槽隔离(shallow trench isolation, STI)结构，其可包括一衬介电层(linerdielectric layer) 109 与一填 PlC介电层(gap-fill dielectric layer) Ill0在部分实施例中，此些隔离结构102可早于感光二极管105与晶体管101形成之前先形成。在形成此些隔离结构102时，会在硅基板150内的硅材料内产生应力，且更精确地说是在外延层120的硅材料内产生应力。当此些隔离结构102为浅沟槽隔离结构时，其制作与阻剂的图案化、硅蚀刻与介电膜层的沉积等工艺有关。图2显示了依据本发明的多个实施例中的用于制造一浅沟槽隔离结构的一工艺流程200。工艺流程200包括了一步骤201，其沉积了一保护介电材料于硅基板之上(或更精准地为位于硅基板上的外延层之上)，以在沟槽蚀刻时保护其表面。在步骤203中，在沉积保护介电层之后，图案化基板以形成用于定义浅沟槽隔离结构的区域。此些图案化的操作包括了沉积一阻剂层与光刻技术，但并不限定于上述步骤。在部分实施例中，工艺流程 200包括了一选择性的步骤202，其在步骤203施行之前沉积了一抗反射涂层(ARC)。在部分实施例中，可采用一氮氧化硅层作为此抗反射涂层。此抗反射涂层的沉积有助于如浅沟槽隔离结构102的浅沟槽隔离结构的光刻。在浅沟槽隔离结构的图案形成之后，在步骤205 中接着在图案化之后蚀刻经移除保护介电层而露出的基板，接着在步骤206中进行蚀刻以形成一硅沟槽(浅沟槽)并作为隔离沟槽。在采用抗反射涂层时，在步骤205中在硅沟槽蚀刻之前也包括了抗反射涂层的移除。接着步骤206，在步骤207中自基板上移除剩余的光致抗蚀剂(或蚀刻后光致抗蚀剂)与剩余的保护介电层。当使用抗反射涂层时，步骤207 中包括了抗反射涂层的移除。在步骤207之后，在步骤208中可形成一衬介电层以衬覆此浅隔离沟槽。此衬介电层可为二氧化硅层，其可通过在如900-1100°C的一高温下使用一含氧工艺气体而成长形成。在部分实施例中，衬介电层的厚度约介于约25-250埃。上述高工艺温度与衬介电层的成长有助于修复硅蚀刻(或浅沟槽蚀刻)过程中的毁损情形。在部分实施例中，在如图1 中所示的衬介电层109的衬层成长之后，基板接受了一钝气环境中的如900-1100°C的一高温下的成长后回火(也在步骤208中)。如此的高温回火是用于防止(或降低或修复)硅结晶缺陷(silicon crystal defects)。在氧化成长与成长后回火之后，在步骤210中沉积如图1中所示的填隙介电层111的填隙介电层，以填入于浅沟槽隔离物中。在部分实施例
7中，采用如高密度等离子体制造工艺的一等离子体制造工艺以沉积一氧化物层。在步骤210后，在步骤211中移除高于浅沟槽隔离结构的包括填隙膜层与衬层的介电层的部分。在部分实施例中，过量的介电层经过如化学机械研磨程序的移除，在浅沟槽隔离结构形成之后，可施行额外的工艺程序以形成晶体管与感光二极管。举例来说，此些额外工艺可包括膜层沉积、阻剂的图案化、离子注入、蚀刻等工艺。在形成浅沟槽隔离物时，硅基板(或较精确地为外延层)接受了不同的工艺步骤， 此些工艺步骤在硅基板内造成了毁损与应力。举例来说，浅沟槽隔离物蚀刻(或硅沟槽蚀刻)自基板内移除了硅而导致了基板的毁损。基于晶格不匹配(lattice mismatch)情形， 氧化衬层的成长、成长后回火与沉积填隙氧化物以填满浅沟槽隔离物则在硅基板上产生应力。图3A显示了依据本发明的多个实施例的在浅沟槽隔离物制作时的多个阶段中采用显微拉曼光谱(Micro-Raman spectroscopy)所得到的基板的峰值偏移(peak shifts)情形。 此些数据显示了在早于形成浅沟槽隔离的工艺施行时，拉曼峰值偏移约为520. 7cm-l (数据点301，为硅基准)。在图3A中，在数据点302的操作之后，可在基板上操作之后得到数据点303。同样地，数据点304的操作是在数据点303之后。用于形成浅沟槽隔离物的基板工艺操作情形，如图2所示的工艺步骤，将产生了增加的拉曼偏移情形(cm-1)，其显示了施力口于基板处的一压缩应力(compressive stress)。如前所述，图3A内的数据点301是在STI形成之前所得到。随着工艺的进行，施加于基板压缩应力便增加了。图3B显示了依据本发明的多个实施例的拉曼峰值偏移与暗态漏电流间的关连性。随着拉曼峰值偏移的增加，增加了施加于基板上的压缩应力并导致了暗态漏电流的增加，如曲线311所示。曲线311仅作为解说之用，拉曼峰值偏移与暗态漏电流间的关系可为线性(linear)或非线性(non-linear)。上述曲线的形状也可能为其他形状，只要曲线显示了拉曼峰值偏移的增加代表了暗态漏电流的增加。如前所述，越高的拉曼峰值偏移显示了越高的压缩应力。图3C所示，在部分实施例中，对于浅沟槽隔离结构的应力模拟讨论显示了可能在浅沟槽隔离结构的下部边角(边角322处)产生较高应力。图1显示了浅沟槽隔离结构102的高应力边角(边角322)非常接近于感光二极管105。浅沟槽隔离结构所产生的压缩应力直接影响了邻近的感光二极管并导致了暗态漏电流的增加。在感光二极管内的高的暗态漏电流将使得发光二极管无法操作且变成“白(像素)单元(white “pixel” cell)”(或称为故障单元“non-functional cell”)。图4显示了依据本发明的多个实施例的沉积于有源像素单元100的多个元件上的一应力层401。有源像素单元100包括了设置于浅沟槽隔离结构102与N型金属氧化物半导体晶体管(NMOS)IOl间的一感光二极管105，其相似于如图1所示情形。在部分实施例中，如浅沟槽隔离结构102的浅沟槽隔离结构的形成于基板上施加了压缩应力403。沉积于有源像素单元100上的应力层401具有一拉伸应力(tensile stress)402，以相抵于由浅沟槽隔离结构102所施加的压缩应力403，因而可降低了在感光二极管105内的暗态漏电流的发生(或程度)。在部分实施例中，应力层401的拉伸应力402可正比于由浅沟槽隔离结构 102施加于基板150的压缩应力403。当压缩应力403越高时，则需要更高的拉伸应力402 以相抵上述的压缩应力并降低暗态漏电流。此外，由应力层401所施加于NMOS晶体管101的拉伸应力增加了晶体管的载流子迁移率(carrier mobility)。其结果为，沉积应力层401具有用于改善NMOS晶体管的载流子迁移率的一额外效益，其可使得NMOS晶体管更快并改善图像延迟问题。应力层401 可为如氮化硅、氮氧化硅、氧化硅等任何材质的介电膜层，且可为一前金属介电(pre-metal dielectric, PMD)层的一部分。可在应力层之上沉积额外的介电层，以完成了前金属介电层的制作。表1显示了如图4所示般在有源像素单元之上沉积具IGPa应力的氮化物膜层后， 白单元数量(white cell counts)与暗态漏电流(dark current)的降低及NMOS晶体管的 N载流子迁移率的增加。下述数据显示了在元件上沉积IGI^a氮化物膜层后，暗态漏电流与白单元数量皆可降低约7%。
改变量(％ )白单元数量减少7%暗态漏电流减少7%NMOS的N载流子迁移率增加5%表1 在有源像素单元的感光二极管与晶体管上沉积一拉伸薄膜的白单元数量与暗态漏电流的降低。在沉积一拉伸薄膜之后，可降低白单元数量与暗态漏电流。图5A为一曲线图，显示了依据多个实施例的暗态漏电流及白单元数量与沉积于有源像素单元上一应力层的拉伸膜层应力间的相关性。曲线501显示了随着拉伸薄膜应力的增加，暗态漏电流的减少，而曲线502显示了随着拉伸薄膜应力的增加，白单元数量的减少。曲线501与502仅为用于解说增加拉伸膜层应力有助于降低暗态漏电流与白单元数量的范例。上述曲线也可能具有其他形状。值得注意的是，拉伸薄膜应力并非无限制增加一极高程度，高膜层应力将造成了膜层及/或基板的破裂(cracking)。如前所述，可采用不同工艺以形成有源像素单元的多个元件，而可使用不同工艺及/或不同的工艺顺序以在基板之上形成浅沟槽隔离结构、感光二极管与晶体管。如前所述，可在浅沟槽隔离物形成之后使用拉曼光谱测量施加于基板的压缩应力。当拉曼峰值偏移的越大，压缩应力越大。图5B为一曲线图，显示了依据本发明的多个实施例中膜层应力与拉曼峰值偏移间的关系。曲线511显示了施加于基板上的压缩应力以测量基板上拉曼峰值偏移的一关系。为了相抵较高的压缩应力，需要沉积具有较高应力拉伸膜层(tensile film)。曲线 512显示了沉积于有源像素单元的元件上作为一应力层的拉伸膜层应力以相抵于施加于基板上的压缩应力的一关系。通过沉积具有相抵于施加于基板上的应力的一应力层，可减低暗态漏电流与白单元数量。在前述例子中，在形成应力层之前施加于基板的应力为压缩应力，接着沉积相抵的一拉伸应力。当施加于基板的应力为拉伸应力时，拉伸应力也可增加暗态漏电流与白单元数量。在如此情形下，便需要沉积具有相抵的一压缩应力应力层以降低拉伸应力所造成的暗态漏电流与白单元数量的增加等的负面效应。如图5B内所示的曲线 511与512仅为范例。也可采用其他形态的曲线以显示所施行的高应力(在基板上压缩应力及拉伸膜层的拉伸应力)及较高拉曼峰值偏移。可建立(或描述)形成有源像素单元(用于CIS装置)的基板制造工艺的曲线 511与512，以决定所需要相抵于施加于基板上的压缩应力的一拉伸应力膜层(一介电层)。 除了浅沟槽隔离结构的形成，如栅极介电层沉积等其他基板制造工艺操作也可在基板上形成应力。在多个实施例中，在拉伸膜层沉积之前，可使用拉曼光谱仪测量基板以判定由基板制造工艺所造成的压缩应力程度。基于拉曼峰值偏移的测量与所建立的关系曲线，如曲线 511与512所示，可决定相抵于测量得到压缩应力的拉伸膜层应力。基于相同的拉伸应力， 可经过选择并使用特殊的膜层沉积配方以产生相同的拉伸膜层应力以用应力层的于沉积， 如图4内所示的应力层401。图6A显示了依据本发明的多个实施例的在形成有感光二极管元件的基板上沉积一应力层以降低上述元件的暗态漏电流与白单元数量的一工艺流程600。在部分实施例中， 感光二极管为CIS装置的有源像素单元内的一部分。制造流程600起使于步骤601，其加工一基板并在基板上形成浅沟槽隔离结构。在部分实施例中，关于形成浅沟槽隔离结构制造工艺操作如图2所示的情形。在步骤601之后，在步骤602中采用拉曼光谱仪测量基板上的峰值偏移。在部分实施例中，上述测量在浅沟槽隔离结构形成之后马上进行。在部分实施例中，上述测量是在有源像素单元内的元件形成后与沉积前金属介电层之前施行。当上述测量在有源像素单元内元件形成后与沉积前金属介电层之前进行时，步骤601中在形成浅沟槽隔离结构之后将进行额外的工艺。此些额外工艺可包括如平坦化、沉积、阻剂图案化、蚀刻、离子注入、回火等工艺，但并不以上述工艺而加以限定。如此的额外工艺操作可用于形成多个元件并可在步骤601或602中施行。在部分实施例中，此些有源像素单元之一包括了一感光二极管、一晶体管与一隔离结构。在感光二极管、晶体管与隔离结构等元件形成之后使用拉曼光谱测量基板的峰值偏移(cm-1)。在部分实施例中，拉曼光谱对于每一数据点的扫描宽度(scan width)约为1 微米。在部分实施例中，扫描位于基板上的五个区域，而每一区域中扫描40点(总宽度为 40微米)以增加其搜集数据的准确性。图6B显示了位于基板上的区域631、632、633、634、 635等5个区域(位置)的示意图，在此些区域可通过拉曼光谱而得到峰值偏移数据。相较于浅沟槽隔离结构形成后马上测量峰值偏移，在有源像素单元元件形成之后及前金属介电层形成之前测量拉曼峰值偏移具有可在基板上测量整体(或累积的)应力冲击(包括应力贡献于其他STI形成)的优点。如前所述，拉曼峰值偏移是关于施加于基板的应力。此外， 起因于基板制造工艺而施加于基板的膜层应力可为压缩应力或拉伸应力。在拉曼峰值偏移数据收集之后，在步骤603中可参照拉曼峰值偏移数据而选择应力层的膜层应力。可形成或检索具有所选膜层应力的上述应力层的配方。如先前图5B所述，用于相抵由如STI形成及/或其他工艺等先前工艺所施加于基板的应力的应力层的膜层应力是有关于拉曼峰值偏移。当施加于基板的应力为压缩应力时，如图4内的应力层401 的膜层应力可为拉伸的。另一方面，当施加于基板上的应力为拉伸应力时，接着应力层的膜层应力可为压缩应力。应力层的角色是提供相抵于施加于基板上应力的一应力。当施加于基板的压缩应力越高时，便需要来自于应力层的更高拉伸应力以相抵于应力的效应，以降低暗态漏电流与白单元数量。再者，如前所述，当应力层具有拉伸应力而所使用控制位于有源像素单元内元件的晶体管为NMOS晶体管时，可具有增加的载流子迁移率与降低的晶体
10管时间延迟等额外效益。在膜层应力经选择且选定了配方后，无论工艺发展或筛选，在步骤605中在基板上沉积具有所选膜层应力的一应力层。在部分实施例中，应力层的厚度约为50-1000埃。在部分实施例中，应力层的应力为介于约0. l_2GPa的拉伸应力。在其他实施例中，应力层的应力为介于约0.5-1. 的拉伸应力。在部分实施例中，应力层是由氮化硅所形成。在其他实施例中，应力层是由位于一氧化硅层上的氮化硅层所形成。氮化物的应力层可具有高拉伸应力。氧化物层可作为介于基板与氮化物应力层间的一应力缓冲层，以保护氮化物层及/或基板免于起因于拉伸应力所造成的脱落(peeling)情形。图6C显示了由两个次膜层411与412所制成的应力层401。在部分实施例中，膜层411为一氧化物层，而膜层412为一氮化硅层。膜层411的厚度约介于50-300埃，而膜层412的厚度约介于50-1000埃。在另一实施例中，应力层是由氮氧化硅所制成，或由氮氧化硅与氧化硅的结合所制成。在步骤605后，在步骤606中对基板施行额外的工艺以形成用于CIS的内连物。上述额外工艺可用于形成用于有源像素单元的内连物。额外工艺操作可包括如在完成前金属介电层后沉积另一介电层、平坦化、图案化、蚀刻、金属沉积、介电沉积等以完成内连物与保护层的形成，但并不以上述工艺而加以限制。如前所述，所沉积的应力层在基板上的元件区形成之后可相抵于施加于基板的应力并降低暗态黑电流与白单元的出现(或程度)。在步骤602中的基板的拉曼峰值偏移测量以及在步骤603中选择应力层的膜层应力于各基板加工之前并不需要施行。上述两个步骤并不需要施行的原因在于，在了解施加于基板上的应力后便可知道所应用的应力层的配方。之后，基板可采用所选择的配方而形成。因此，在大多数基板制造工艺中，步骤602与603为选择性步骤。在部分实施例中，图 6A内的步骤602与603对于整个工艺流程为必要的，当应力层的沉积之前工艺顺序或配方在应力层沉积之前无可修改的，或者是在系统的维修之后可能显著地在基板上施加应力。图6D显示了依据本发明的多个实施例的在具有感光二极管装置的一基板上沉积一应力层以降低在上述装置中暗态漏电流与白单元数量的一工艺流程630。在部分实施例中，感光二极管为CIS内的有源像素单元。工艺流程630起使于步骤641，其相似于步骤 601，为形成浅沟槽隔离结构。接着，在步骤644中，形成CIS装置。步骤644可包括平坦化、 沉积、阻剂图案化、蚀刻、离子注入、回火等步骤，但并不以上述步骤而加以限制。在步骤644 中，制造流程接着进行步骤645，其相似于前述的步骤605。接着进行步骤646，其相似于图 6A中的步骤606。前述的有源像素单元的元件可用于前侧照光(front-side illumination)或后侧照光(back-side illumination)的应用。此外，前述的晶体管可为任何形态的晶体管，而并非以具有多晶硅或非晶硅的栅极层的晶体管而加以限制。如前所述的CIS结构及其制造方法可降低有源像素单元的暗态漏电流与白单元数量。形成有源像素单元的工艺导致了基板上的应力，其导致了在有源像素单元内的暗态漏电流与白单元数量的增加。通过沉积作为前金属介电层的一部分的一应力层，其具有可相抵于前述产生应力的一应力，以降低暗态漏电流与白单元数量。当有源像素单元的晶体管为NMOS时，其可通过一拉伸应力层而增加载流子迁移率。在沉积应力层之前，可使用拉曼光谱以测量施加于基板上的应力。
虽然本发明已以较佳实施例公开如上，然其并非用以限定本发明，任何本领域普通技术人员，在不脱离本发明的精神和范围内，当可作更动与润饰，因此本发明的保护范围当视所附的权利要求所界定的范围为准。
权利要求
1.一种有源像素单元，位于一基板之上，包括 一浅沟槽隔离结构；一感光二极管，邻近该浅沟槽隔离结构，其中早于沉积一前金属介电层之前由于基板制造工艺所造成的一第一应力增加了该有源像素单元的一感光二极管的暗态漏电流与白单元数量；一晶体管，其中该晶体管控制该有源像素单元的操作；以及一应力层，沉积于该有源像素单元的多个元件之上，其中所述多个元件包括该感光二极管、该浅沟槽隔离结构与该晶体管，其中该应力层具有一第二应力反抵于施加于该基板上的该第一应力，而其中该第二应力降低了起因于该第一应力的该暗态漏电流与该白单元数量。
2.根据权利要求1所述的一有源像素单元，其中该浅沟槽隔离结构包括一衬介电层与一填隙介电层，而其中该衬介电层与该填隙介电层沉积于通过蚀刻所形成的一浅沟槽内。
3.根据权利要求1所述的一有源像素单元，其中该应力层择自由一氮化物层、一氮氧化物层、一氧化物层与一氮化物层所组成的一复合层以及一氧化物层与一氮氧化物层所组成的一复合层所组成的族群，而其中该应力层为该前金属介电层的一部分。
4.根据权利要求1所述的一有源像素单元，其中该第一应力为一压缩应力，而该第二应力为一拉伸应力，而该晶体管为一 N型金属氧化物半导体晶体管，且该N型金属氧化物半导体晶体管的载流子迁移率可因该应力层的该拉伸应力而增加。
5.一种有源像素单元，位于一基板之上，包括 一浅沟槽隔离结构；一感光二极管，邻近该浅沟槽隔离结构，其中早于沉积一前金属介电层之前由于基板制造工艺所造成的一第一应力增加了该有源像素单元的一感光二极管的暗态漏电流与白单元数量；一 N型金属氧化物半导体晶体管，其中该N型金属氧化物半导体晶体管控制该有源像素单元的操作；以及一应力层，沉积于该有源像素单元的多个元件之上，其中该应力层为一前金属介电层的一部分，而其中所述多个元件包括该感光二极管、该浅沟槽隔离结构与该晶体管，而其中该感光二极管设置于邻近该浅沟槽隔离结构，而该应力层具有反抵于施加于该基板上的该第一应力的一第二应力，而其中该第二应力降低了起因于该第一应力所造成该暗态漏电流与该白单元数量并增加了该N型金属氧化物半导体晶体管的载流子迁移率。
6.一种在基板上形成有源像素单元的方法，包括在该基板上形成一浅沟槽隔离结构，其中在形成该浅沟槽隔离结构时在该基板上施加了一第一应力；采用拉曼光谱测量该第一应力，其中该第一应力表现出一拉曼峰值偏移数据； 选择具一第二应力的一膜层以作为一应力层，其中该第二应力用于相抵形成该浅沟槽隔离结构时所产生的该第一应力；以及沉积具有该第二应力的该应力层于该基板上，其中该应力层覆盖了形成于该基板上的该有源像素单元的多个元件，而所述多个元件包括了邻近于该浅沟槽隔离结构的一感光二极管与一晶体管，其中该应力层的沉积造成了该第二应力可施加于该基板上且该第二应力相抵于该第一应力，而其中具有该第二应力的该应力层的沉积降低了暗态漏电流与白单元数量。
7.根据权利要求6所述的在基板上形成有源像素单元的方法，其中在形成该浅沟槽隔离结构之后随即收集该拉曼峰值偏移数据，而该拉曼峰值偏移数据是在该基板上形成该有源像素单元的多个元件后以及在一前金属介电层沉积之前收集得到。
8.根据权利要求6所述的在基板上形成有源像素单元的方法，其中该第一应力为压缩应力而该第二应力为拉伸应力，而该有源像素单元的该晶体管为一 N型金属氧化物半导体晶体管，其中该拉伸应力的第二应力增加了该N型金属氧化物半导体晶体管的载流子迁移率。
9.根据权利要求6所述的在基板上形成有源像素单元的方法，其中该应力层为沉积于该有源像素单元的多个元件上的一前金属介电层的一部分，该应力层择自由一氮化物层、 一氮氧化物层、一氧化物层与一氮化物层所组成的一复合层与一氧化物层与一氮氧化物层所组成的一复合层所组成的族群，以及该第二应力介于约0. 5-1. 5GPa。
10.一种在基板上形成有源像素单元的方法，包括在该基板上形成一浅沟槽隔离结构，其中在形成该浅沟槽隔离结构时在该基板上施加了一第一应力，其中该第一应力是通过一拉曼峰值偏移数据而量化；以及沉积具第二应力的一应力层于该基板上，其中该应力层覆盖了形成于该基板上的该有源像素单元的多个元件，而所述多个元件包括了邻近于该浅沟槽隔离结构的一感光二极管与一晶体管，其中该应力层的沉积造成了该第二应力可施加于该基板上，且该第二应力相抵于该第一应力，而其中具有该第二应力的该应力层的沉积降低了暗态漏电流与白单元数量。
全文摘要
本发明提供了有源像素单元结构及其制造方法，以利于降低有源像素单元内的暗态漏电流与白单元数量。在形成有源像素单元结构的工艺中基板上产生了应力，而此应力导致了有源像素单元内的暗态漏电流与白单元数量的增加。通过沉积具有反抵于上述产生的应力的一应力层以作为前金属介面层的一部分，可降低了上述的暗态漏电流与白单元数量。当有源像素单元内的晶体管为N型金属氧化物半导体晶体管时，可通过一拉伸应力层而增加了其载流子迁移率。在沉积上述应力层之前，可使用拉曼光谱以测量施加于基板上的应力。本发明可降低有源像素单元的暗态漏电流与白单元数量。
文档编号H04N5/374GK102237382SQ201010529469
公开日2011年11月9日 申请日期2010年10月29日 优先权日2010年4月27日
发明者伍寿国, 曾建贤, 林仲德, 萧茹雄, 郑乃文 申请人:台湾积体电路制造股份有限公司