专利名称：基于fpga和sdram的高清数字视频帧同步的系统的制作方法
技术领域：
本发明涉及的是数 字视频信号的帧同步处理，具体是一种基于FPGA和SDRAM 的高清数字视频帧同步的系统。
背景技术：
在电视系统中，信号来源多种多样，如摄像机、转播车、卫星接收机、录像机 等，由于他们的时间基准各不相同，如果在进行多路信号混合切换前不做帧同步处理， 就容易出现图象抖动现象，影响播出图像质量。帧同步处理就是把输入的视频信号与本 地的系统同步信号同步，防止切换时图像抖动。传统的标清数字信号帧同步通常采用FPGA+FIFO的方式，用两片FIFO存储一 帧标清视频(10.8Mbit)，通过FPGA控制时序分时读写两片FIFO实现帧同步。随着高清 电视的普及，如果高清数字信号帧同步还采用传统方法，由于高清数字视频的一帧数据 为59.4Mbit，那么就需要更大规模的FIFO来储存数据。FIFO的成本很高(相对SDRAM 来说)，这样一来不但大大增加了成本，而且如果采用多片FIFO级联的方式，FPGA的 时序控制也会变得复杂。SDRAM具有高速、大容量等优点，是一种具有同步接口的高 速动态随机存储器。它的同步接口和内部流水线结构允许存储外部高速数据。所以有必 要选择SDRAM代替FIFO与FPGA共同完成高清数字信号帧同步的功能。
发明内容
针对上述问题，本发明提出了一种基于FPGA和SDRAM的高清数字视频帧同步 的系统。本发明将视频图像以帧为单位依次存储到SDRAM的存储单元，在存储了预定 数量的视频帧图像后，按照指定的同步信号通过FPGA控制时序分时从SDRAM中依次读 出帧图像并显示。其具体技术方案为本发明采用的系统建立在FPGA的基础上，包括音频解串 模块，输入同步控制模块，SDRAM控制器模块，输出同步控制模块，加嵌输出模块。其 中所述的音频解串模块、输入同步控制模块、SDRAM控制器模块、输出同步控制模块、 加嵌输出模块依次串联，SDRAM控制器模块同时还与SDRAM连接。各模块具体功能 如下音频解串模块，用于将输入的串行数字音频解串成24bit并行数据，该模块输出 端连接到输入同步控制模块。输入同步控制模块，内建两个行缓冲FIFO，采用乒乓操作，将输入视频用两个 FIFO分时缓存两行视频数据，同时将位宽由20bit扩展为64bit(其中60bit为视频，4bit为 音频)。该模块输出端连接到SDRAM控制器模块。SDRAM控制器模块，核心部分是一个SDRAM命令状态机，用于控制对 SDRAM的访问，从而实现对数据流的读写，以及对SDRAM的刷新操作。SDRAM控制 器模块是整个系统的核心部分，可划分为控制接口模块，地址生成模块，CAS延时模块以及突发长度模块几个部分。该模块输出端连接到输出同步控制模块。输出同步控制模块，内建两个行缓冲FIFO，采用乒乓操作，用两个FIFO分时从 SDRAM中读出两行视频数据。该模块输出端连接到加嵌输出模块。加嵌输出模块，根据系统同步信号，将从SDRAM中读出的视频加嵌输出。高清数字视频信号是位宽20bit、时钟74.25MHz的数据流。在存入SDRAM前， 将连续三点数据组合成60bit的数据暂存到FPGA内部的行缓冲FIFO，存满一行后，将一 整行的数据一起写入SDRAM中，写时钟仍采用74.25M，由于数据位宽为原来的3倍， 所以所用时间仅为原来的1/3，同理读出整行数据的时间也为原来的1/3，剩下1/3的时 间可以用来进行刷新、激活、预充电等操作。SDRAM的工作频率较低，为74.25MHz， 可有效的避免高频率时钟引起的时序问题，本发明采用两片位宽32bit的SDRAM并联， 将位宽扩展为64bit。也可采用一片位宽64bit的SDRAM。两片SDRAM中可同时保存四帧视频，可以对连续四帧视频进行操作。还可以对音频数据进行帧同步，SDRAM中还有4bit用来存储音频数据，可以实 现音频的同步、延时等操作。其中所述的SDRAM的存取数据接口宽度为视频流的3倍，因此SDRAM的存取 时钟采用与视频流相同的时钟，就能完成相同的数据吞吐量。本发明的有益效果是用两片SDRAM做帧存储器，用FPGA实现数字视频的 帧同步逻辑控制。同时还可以实现音频的帧同步，以及音频延时等功能。由于本设计基 于FPGA，SDRAM控制器的参数可以根据需要定制，所以能兼容不同型号的SDRAM， 控制灵活且开发周期短，SDRAM相比常用的FIFO来说成本大幅降低，所以开发成本很 低。
下面结合附图和具体的实施方式对本发明做进一步的描述。图1为本发明采用的系统框图；图2为本发明SDRAM控制器系统框图；图3为本发明SDRAM命令状态机的状态转换原理框图。图1中，1、音频解串模块，2、输入同步控制模块，3、SDRAM控制器模块， 4、输出同步控制模块，5、加嵌输出模块。
具体实施例方式下面结合实施例具体说明本发明。本发明中选用的FPGA芯片为Altera公司的EP3C40F484C6，本发明采用的系统
由数字音频解串模块，输入同步控制模块，SDRAM控制器模块，输出同步控制模块，加 嵌输出模块等组成。系统框图见图1。系统建立在FPGA的基础上，所述的音频解串模块1、输入同步控制模块2、 SDRAM控制器模块3、输出同步控制模块4、加嵌输出模块5依次串联，SDRAM控制器 模块3同时还与SDRAM连接。各模块具体功能如下
音频解串模块1，用于将输入的串行数字音频解串成24bit并行数据，该模块输 出端连接到输入同步控制模块。输入同步控制模块2，内建两个行缓冲FIFO，采用乒乓操作，将输入视频用两 个FIFO分时缓存两行视频数据，同时将位宽由20bit扩展为64bit(其中60bit为视频，4bit 为音频)。该模块输出端连接到SDRAM控制器模块。SDRAM控制器模块3，核心部分是一个SDRAM命令状态机，用于控制对 SDRAM的访问，从而实现对数据流的读写，以及对SDRAM的刷新操作。SDRAM控制 器模块是整个系统的核心部分，可划分为控制接口模块，地址生成模块，CAS延时模块 以及突发长度模块几个部分。该模块输出端连接到输出同步控制模块。输出同步控制模块4，内建两个行缓冲FIFO，采用乒乓操作，用两个FIFO分时 从SDRAM中读出两行视频数据。该模块输出端连接到加嵌输出模块。加嵌输出模块5，根据系统同步信号，将从SDRAM中读出的视频加嵌输出。本实施例中SDRAM选用的是ISSI公司的IS42S32800D，内存容量为256M，位 宽为32bit。SDRAM有一个输入时钟引脚sdram_clk，它是SDRAM的工作时钟，而不是 FPGA的工作时钟，在本实施例中，sdram_clk和FPGA的系统时钟是一样的74.25M，不 过是反向的。这样一来，在FPGA时钟的上升沿可以对SDRAM的各个命令端口赋值， 然后过了半个时钟周期正好是Sdram_dk的上升沿，此时SDRAM锁存相应的数据地址或 者命令。SDRAM命令状态机作为SDRAM控制器的主要部分，用有限状态机来实现对系 统的初始化、读写和刷新命令的产生，其状态转移图如图3所示。SDRAM在开机上电后要有200us的延时稳定期，在这个时间内不可以对 SDRAM的接口做任何操作；200us以后就是要对所有L-Bank预充电，再往后要给 SDRAM 8次的刷新命令；最后就是要对SDRAM的模式寄存器进行设置。上面的这些步 骤就是SDRAM在上电后的全部初始化过程。在进行完了初始化过程以后就可以正常的 对SDRAM进行读写了，当然了，在每隔一段时间后就要对SDRAM进行一次刷新操作以 防止数据丢失。初始化完成后，SDRAM进入空闲状态，此时可以对它进行读写操作。SDRAM 进入突发读写状态的条件由输入、输出控制模块中FIFO的空满状态来决定。输入、输出 控制模块各有两个行缓冲FIFO，分别采用乒乓操作，当某一个输入缓冲FIFO中存满数据 时，就生成一个满标志，用来驱动SDRAM状态机进入突发写状态，将该FIFO中的一整 行数据写到SDRAM中的相应地址；当某一个输出缓冲FIFO中数据都被读出后，就生成 一个空标志，用来驱动SDRAM状态机进入突发读状态，将SDRAM中相应地址的一整行 数据读到该输出缓冲FIFO中，以此类推。为了设计方便，该系统使用带预充电的突发读 写命令。读状态生成满足SDRAM突发读时序要求的行激活命令和带自动预充电的突发 读命令。写状态生成满足SDRAM突发写时序要求的行激活命令和带自动预充电的突发 写命令。读状态完成后，SDRAM进入自动刷新状态，生成自动刷新命令。一个刷新周 期后，SDRAM进入空闲状态。然后重复上述过程。以上所述，为本发明的具体实施方式
。由以上可知，本发明兼具低成本和通用 性好的特点。
本发明不局限于上述实施例，任何在本发明披露的技术范围内的等同构思或者 改变，均列为本发明的保护范围。
权利要求
1. 一种基于FPGA和SDRAM的高清数字视频帧同步的系统，其特征在于建立在 FPGA的基础上，包括音频解串模块(1)，输入同步控制模块(2)，SDRAM控制器模块 (3)，输出同步控制模块(4)，加嵌输出模块(5)；其中所述的音频解串模块(1)、输入同 步控制模块(2)、SDRAM控制器模块(3)、输出同步控制模块(4)、加嵌输出模块(5)依 次串联，SDRAM控制器模块(3)同时还与SDRAM连接；视频图像以帧为单位依次存 储到SDRAM的存储单元，在存储了预定数量的视频帧图像后，按照指定的同步信号从 SDRAM中依次读出帧图像并显示；所述的音频解串模块(1)，将输入的串行数字音频解串成24bit并行数据，该模块输 出端连接到输入同步控制模块(2)；所述的输入同步控制模块(2)，内建两个行缓冲FIFO，采用乒乓操作，将输入视频 用两个FIFO分时缓存两行视频数据，同时将位宽由20bit扩展为64bit，该模块输出端连 接到SDRAM控制器模块(3)；所述的SDRAM控制器模块(3)，核心部分是一个SDRAM命令状态机，控制对 SDRAM的访问，从而实现对数据流的读写，以及对SDRAM的刷新操作；SDRAM控制 器模块(3)是整个系统的核心部分，可划分为控制接口模块，地址生成模块，CAS延时 模块以及突发长度模块几个部分；该模块输出端连接到输出同步控制模块(4)；输出同步控制模块(4)，内建两个行缓冲FIFO，采用乒乓操作，用两个FIFO分时从 SDRAM中读出两行视频数据，该模块输出端连接到加嵌输出模块(5)；加嵌输出模块(5)，根据系统同步信号，将从SDRAM中读出的视频加嵌输出。
全文摘要
一种基于FPGA和SDRAM的高清数字视频帧同步的系统，其特征在于建立在FPGA的基础上，包括音频解串模块，输入同步控制模块，SDRAM控制器模块，输出同步控制模块，加嵌输出模块；其中所述的音频解串模块、输入同步控制模块、SDRAM控制器模块、输出同步控制模块、加嵌输出模块依次串联，SDRAM控制器模块同时还与SDRAM连接；视频图像以帧为单位依次存储到SDRAM的存储单元，在存储了预定数量的视频帧图像后，按照指定的同步信号从SDRAM中依次读出帧图像并显示；本发明兼具低成本和通用性好的特点。
文档编号H04N5/08GK102025889SQ20101056435
公开日2011年4月20日 申请日期2010年11月29日 优先权日2010年11月29日
发明者常明亮, 程鹏 申请人:大连捷成实业发展有限公司