专利名称：一种机架式同步以太网架构和时钟同步控制方法
技术领域：
本发明涉及以 太网数据通信领域，尤其涉及机架式数据交换机的同步以太网的实 现方式和架构设计。
背景技术：
在传统的以太网通信中，是不要求时钟同步的。因此传统的以太网交换机，包括机 架式交换机和盒式交换机的设计都是不用考虑时钟同步的。但是，随着以太网技术的发展， 以及我国三网合一的推进，市场上对同步以太网的需求越来越多。各个设备厂商也都开始 寻求对同步以太网的支持。以太网通信中，最重要的是交换芯片和物理层(PHY)芯片。这两个芯片都需要支 持同步以太网技术，才能构成一个完整的同步以太网。随着技术的发展，这方面的技术都已 经成熟。同步以太网中最重要的是同步时钟的恢复和分配以及时间戳的传递。特别是在机 架式交换机中，一个机架包含有多个板卡，板卡之间通过背板相互联系在一起。因此，同步 时钟要求传送的过程中抖动小，并且要求准确可靠。以往的机架设备中，如果要支持时钟同步的话，需要有一个专门的时钟板卡进行 处理。使用专门的时钟板卡，有如下的缺点1、设备成本偏高；2、只能从特定的业务端口提 取同步时钟源。
发明内容
本发明提出的机架式同步以太网架构和时钟同步控制方法，解决了不使用专门的 时钟板卡就可以实现机架式以太网交换机设备中各个业务板卡可靠的时钟恢复，时钟同 步，时钟消抖和同步时间戳的传递的技术问题。为了解决该问题，首先使机箱中的任意一个板卡上的任意一个业务端口都可以作 为同步以太网时钟的主同步时钟输入，并把时钟输出到背板；此外还需要通过设备背板电 路来连接机箱中的任意一个板卡的时钟端口，机箱中的板卡都可以通过背板获取时钟。本发明使用了 M-LVDS(多点低电压差分信号)技术方案来实现背板多点的高速信 号的传输。从业务板卡上恢复的同步以太网时钟和同步信息，通过M-LVDS芯片的驱动，发 送到背板上。机箱中的主控板卡和其他业务板卡和都同时从背板上获取同步以太网时钟， 从而达到整个机箱实现同步以太网的功能。本发明在业务板卡上通过一个多路复用器把选 定的同步时钟送到锁相环模块3中进行处理。多路复用器通过CPU系统进行控制，可以任 意进行配置。经过锁相环消抖处理后的时钟，通过时钟驱动器分别送回到本板卡上和通过 M-LVDS驱动器送到背板上，作为整个机箱的统一参考时钟。本发明的机架式同步以太网架构和时钟同步方法，其时钟同步控制方法包含以下 步骤第1步系统启动后，选定任意一个板卡上的任意一个业务端口作为同步以太网的主时钟提取端口(MASTER)，该端口接收上级的同步以太网信息，并从数据中恢复出同步 以太网时钟。该MASTER端口所在的业务板卡作为时钟输出板卡(以下简称“主时钟板”；其 他板卡，以下简称“从时钟板”)。第2步在主时钟板中，软件配置多路复用选择器(MUX)芯片，对选定端口 PHY上 恢复的同步时钟进行锁相环处理；软件将M-LVDS驱动器配置为输出，将同步时钟、同步时 间戳信息等送到背板上。第3步在从时钟板中，软件设置该板卡中的M-LVDS驱动器配置为输入，从背板上 获取时钟和同步时间信息；通过多路复用选择器(MUX)选择时钟供单板物理层端口处理使 用；从背板上获取的同步时间信息直接送到交换芯片中进行处理。使用本发明的机架式同步以太网架构和时钟同步方法，由于取消了专门的时钟板 卡进行处理，降低了设备成本；另外，由于同步时钟源可以通过软件设置从任意一个业务 端口的业务板卡获得，提高了时钟源选择的灵活性，更有利于实现可靠的时钟恢复、时钟同 步、时钟消抖和同步时间戳的传递。
下面根据附图和实施例对本发明作进一步详细说明。 图1是本发明中的同步以太网时钟背板拓扑图。图2是本发明的板卡同步时钟处理框图。图3是本发明的板卡同步信号处理框图。其中，Rl 差分线等效电阻CLKO 主用参考时钟CLKl 备用参考时钟DATA 业务数据PHY_CLK_1、PHY_CLK_2、PHY_CLK_3 物理端 口 恢复时钟PHY_SIG1、PHY_SIG2、PHY_SIG3 同步时间戳信息L0CAL_CLK 业务板卡本地参考时钟1 多路复用选择器2 =M-LVDS 驱动器3 锁相环模块31 锁相环本地振荡器4:时钟驱动器5: CPU 控制器6 背板7:以太网交换芯片7O:业务端口81、82、83 以太网物理层(PHY)端口器件
具体实施例方式下面结合附图及实施例对本发明作进一步说明。本发明旨在提供一种机架式同步以太网的解决方案，以下对其具体实施进行详细 描述。本发明主要针对机架式交换机提出了同步以太网的背板电路M-LVDS解决方案。 上述M-LVDS方案的拓扑包括同步恢复时钟布线拓扑一个或多个，同步时间戳布线拓扑一 个或多个，还可以包含同步恢复时钟事件告警信息布线拓扑一个或多个。如图1，作为同步以太网时钟背板拓扑的一个实施例，在背板上引入多个 经过 M-LVDS驱动器2驱动的差分信号CLKO (主同步时钟)，CLKl (备用同步时钟)，SIGO, SIG1， SIG2，SIG3(其他同步触发信号)等。都通过M-LVDS收发器驱动成差分信号之后送到背板 上，然后再分发到所有的业务板卡和主控板卡。图1中的多个M-LVDS驱动器2，表示有主控 板卡和多个业务板卡分别通过各自板卡中的M-LVDS驱动器2与背板相连。其中主、备同步时钟、及其它同步触发信号的数量根据需要设计。例如使用 BROADCOM公司针对IEEE 1588 V2协议的芯片解决方案时，在背板上引入6个信号，分别 是“TS_SYNC(时间戳同步心跳信号)”，"TS_BIT_CLK(时间戳同步时钟信号)”，"TS_TIME_ VAL (时间戳同步数据信号)”，"EC0V_CLK0 (主同步时钟)”，"REC0V_CLK1 (备同步时钟)”， "PHY_SYNC(PHY同步触发信号)”。这些信号都通过M-LVDS收发器驱动成差分信号之后送 到背板上。所述M-LVDS方案的拓扑所有布线都用差分线布线，都布局成星型拓扑。作为差分 线等效阻抗的一个实施例，其值为130欧姆。每个板卡对以太网同步时钟的处理流程见图2，系统主要包括一个多路复用选 择器(MUX) 1，多个M-LVDS驱动器(M-LVDS BUFFER) 2，一个锁相环处理电路部分(PLL) 3， 一个时钟驱动器(BUFFER)4，用作控制器的CPU系统5，多个物理层处理端口(PHY)81、82、 83...，交换芯片(SWITCH)7。多路复用选择器选择不同的同步时钟源，包括端口恢复的时 钟PHY_CLK_1、PHY_CLK_2、PHY_CLK_3等、本地参考时钟L0CAL_CLK、背板送过来的参考时钟 CLK0、CLK1等，送到锁相环处理电路3中。锁相环电路3对同步时钟进行消抖之后，再通过 驱动器4送到板卡上的其他PHY 81、82、83作为参考时钟使用，同时也将该同步时钟通过 M-LVDS驱动器2转换后，送到背板6上，给其他槽位的板卡作为参考时钟使用。锁相环3通过SPI接口或I2C接口和CPTO相连，对输出的时钟频率根据需要进行 任意配置，改变同步时钟频率。同时，每个模块对同步信号的处理见图3，CPU系统5控制多路复用选择器1选择 不同的来源的同步控制信号，包括本板端口触发的信号PHY_SIG_1、PHY_SIG_2、PHY_SIG_3 等，背板送过来的其他板卡业务端口触发的同步控制信号，如SIG0，. . .，SIG3。通过一个时 钟驱动器4送到板卡的其他端口器件上，将同步时间控制信息传递给整个系统的所有业务端□。如图中所示，M-LVDS驱动器2是一个双向的驱动器。根据实际的端口需求情况， 将M-LVDS驱动器2设置成输入或输出系统指定某个端口为同步以太网的MASTER端口时， 软件需要将这个板卡上的M-LVDS驱动器设置为输出，而其他的板卡都需要将M-LVDS驱动 器设置为输入。不能同时将两个板卡的M-LVDS驱动器设置为输出。
当系统的同步状态失锁之后，系统会自动的将参考时钟切换到本地参考时钟上， 确保整个的系统能够正常工作。 下面以一个实例来描述同步以太网的实现过程，同步控制方法包含包含以下步骤步骤一系统启动后，在板卡上选定一个端口(图2中70所示，并不排除有多个业务端口 经交换芯片7进行数据处理)作为同步以太网的主时钟提取端口(MASTER)，该端口接收上 级的同步以太网信息，并经过交换芯片7及物理层(PHY)信号处理从数据DATA中恢复出同 步以太网时钟PHY_CLK_1，PHY_CLK_2, PHY_CLK_3...，该MASTER端口所在的业务板卡将作 为时钟输出板卡，称为“主时钟板”。其他业务板卡称为“从时钟板”。步骤二在主时钟板中，软件配置多路复用选择器(MUX)芯片，将选定端口 PHY上恢复的同 步时钟送到锁相环电路；在主时钟板中，锁相环(PLL)对同步时钟进行处理后，通过一个时钟驱动器，将同 步时钟送到本业务板卡上，作为其他PHY和交换芯片的参考时钟。同时，软件将M-LVDS驱 动器配置为输出，将同步时钟通过M-LVDS驱动器的驱动后，送到背板上；在主时钟板中，本板上的交换芯片获取到了以太网同步信息后，将同步时间戳信 息(图3中表示为SIG0，... , SIG3)通过M-LVDS驱动器驱动后，也送到背板上。步骤三在从时钟板中，软件设置该板卡中的M-LVDS驱动器2配置为输入，从背板上获取 时钟和同步时间信息；在从时钟板中，通过多路复用选择器(MUX)I选择，将时钟送到锁相环电路中，再 次进行消抖同步处理。再次经过锁相环电路处理后的同步时钟，送到各个板卡上的PHY和 交换芯片作为参考时钟使用；在从时钟板中，从背板上获取的同步时间信息直接送到交换芯片中进行处理。通过该系统，所有的业务端口都可以作为同步以太网的MASTER端口。在图2_3所 示的实施例中，并且由于背板上设计了主、备用两个同步时钟网络，因此系统可以同时进行 两个同步以太网时钟域的操作。
权利要求
1.一种机架式同步以太网架构，包含主控制板卡、多个业务板卡、设备背板，用一个业 务板卡的一个业务端口作为同步以太网时钟的主同步时钟输入，并把时钟输出到背板，通 过设备背板电路来连接机箱中的任意一个板卡的时钟端口，其他业务板卡和主控制板卡通 过背板电路获取时钟，其特征在于背板电路使用M-LVDS方案实现背板多点的高速信号的 传输，机箱中业务板卡的同步时钟和同步时钟戳，经过锁相环器件进行相位锁定消抖之后， 送到背板上。
2.根据权利要求1所述机架式同步以太网架构，其特征在于所述M-LVDS方案的拓扑 包括同步恢复时钟布线拓扑、同步时间戳布线拓扑、同步恢复时钟事件告警信息布线拓扑。
3.根据权利要求1所述机架式同步以太网架构，其特征在于所述M-LVDS方案的拓扑 所有布线都用差分线布线，都布局成星型拓扑。
4.根据权利要求1所述的机架式同步以太网架构，其特征在于所述M-LVDS方案中 包含同步时钟信号一个或多个(CLKO，CLK)，其它同步触发信号一个或多个(SIGO，SIG1， SIG2, SIG3)。
5.根据权利要求1所述的机架式同步以太网架构，其特征在于所述业务板卡包含 交换芯片(7)和多个物理层处理端口(81、82、83)，对业务进行处理后恢复的时钟(PHY_ CLK_1、PHY_CLK_2、PHY_CLK_3)作为同步时钟源；同步时钟源还包含本地时钟(LOCAL_CLK) 和背板参考时钟(CLKO，CLK1)；一个多路复用器(1)在上述同步时钟源中优选出一个同步 时钟送到锁相环电路(3)中；经过锁相环消抖处理后的时钟(CLK0，CLK1)通过时钟驱动器 (4)分别送回到本板卡上和背板(6)上。
6.根据权利要求5所述的机架式同步以太网架构，其特征在于通过M-LVDS驱动器 (2)把时钟(CLKO，CLK1)送到背板(6)上。
7.根据权利要求5所述的机架式同步以太网架构，其特征在于多路复用器(1)通过 CPU系统(5)进行控制，对同步时钟源进行选择。
8.根据权利要求5所述的机架式同步以太网架构，其特征在于锁相环电路由CPU通 过SPI接口或I2C接口进行控制，改变同步时钟频率。
9.根据权利要求6所述的机架式同步以太网架构，其特征在于=M-LVDS驱动器⑵通 过CPU系统(5)进行控制，将M-LVDS驱动器配置为输出或输入。
10.用于权利要求9所述的机架式同步以太网架构的时钟同步控制方法，其特征在于 包含以下步骤第1步系统启动后，选定任意一个板卡上的任意一个业务端口作为同步以太网的主 时钟提取端口，该端口接收上级的同步以太网信息，并从数据中恢复出同步以太网时钟。该 端口所在的业务板卡作为主时钟板，输出时钟到背板；第2步在主时钟板中，多路复用选择器优选同步时钟源进行锁相环处理；软件将 M-LVDS驱动器配置为输出，将同步时钟、同步时间戳信息等送到背板上；第3步在从时钟板中，软件设置该板卡中的M-LVDS驱动器配置为输入，从背板上获取 时钟和同步时间信息；通过多路复用选择器(MUX)选择时钟供单板使用。
全文摘要
本发明公开了一种同步以太网架构和时钟同步控制方法，使用M-LVDS方案设计背板拓扑结构，每个业务板卡都通过多路复用器对同步时钟的选择，使用了锁相环对同步时钟进行处理，使得机架中的所有业务端口即可以作为同步以太网的主端口，也可以作为同步以太网的从端口。使用本发明的机架式同步以太网架构和时钟同步方法，取消了专门的时钟板卡进行处理，降低了设备成本；提高了时钟源选择的灵活性，更有利于实现可靠的时钟恢复、时钟同步、时钟消抖和同步时间戳的传递。
文档编号H04J3/06GK102045124SQ201010574218
公开日2011年5月4日 申请日期2010年12月6日 优先权日2010年12月6日
发明者邹泓 申请人:神州数码网络(北京)有限公司