专利名称：软件无线电开发平台的制作方法
技术领域：
本实用新型涉及一种高性能、结构灵活、资源可裁剪的软件无线电开发平台。本实 用新型可应用于雷达、测频测相、电子对抗、通信、软件无线电、图像处理等多种应用领域。
背景技术：
软件定义的无线电(SDR)是无线电广播通信技术，它基于软件定义的无线通信 协议而非通过硬连线实现。换言之，频带、空中接口协议和功能可通过软件下载和更新来升 级，而不用完全更换硬件。SDR针对构建多模式、多频和多功能无线通信设备的问题提供有 效而安全的解决方案。SDR能够重新编程或重新配置，从而通过动态加载新的波形和协议可使用不同的 波形和协议操作。这些波形和协议包含各种不同的部分，包括调制技术、在软件中定义为波 形本身的一部分的安全和性能特性。虽然在理论上软件无线电有良好的应用前景，但在实际应用时，它需要极高速的 软、硬件处理能力。由于硬件工艺水平的限制，直到今天，纯粹的软件无线电概念也没有在 实际产品中得到广泛的应用。但一种基于软件无线电概念基础上的软件定义无线电技术却 越来越受到人们的重视。在2001年10月份举行的ITU-8F会议上，软件定义无线电被推荐 为今后无线通信发展极有可能的方向。软件定义无线电是一个系统和体系，它必须有可重 新编程和可重构的能力，使设备可以使用于多种标准、多个频带和实现多种功能，它将不仅 仅使用可编程器件来实现基带数字信号处理，还将对射频及中频的模拟电路进行编程和重 构，目前人们对软件定义无线电的功能的要求包括重新编程及重新设定的能力、提供并改 变业务的能力、支持多标准的能力以及智能化频谱利用的能力等等。应该看到，SDR并不是 一种孤立的技术，而是可为所有技术使用的公共平台。软件定义无线电与软件无线电最重 要的一点不同之处在于，前者不要求将全频带内(2MHz 2000MHz)的空中无线信号都收下 来，而是通过手动配置/自动查找的方式，逐个频带地找到当前空中最适合于通信的频带 和制式。软件无线电所使用技术广泛应用于无线电通信领域，软件无线电技术首先诞生 于军事上的应用，由于其优良的特点，软件无线电技术很快渗透到民用的无线移动通信领 域，特别是在即将走向商用前夕的第三代移动通信领域的应用。由于软件无线电技术可将 模拟信号的数字化过程尽可能地接近天线，即将AD转换器尽量靠近RF射频前端，利用 DSP的强大处理能力和软件的灵活性实现信道分离、调制解调、信道编码译码等工作，从而 可为第二代移动通信系统向第三代移动通信系统的平滑过渡提供一个良好的无缝解决方 案。软件无线电技术还有在卫星通信领域的应用，特别是现代小卫星的应用。软件无线电是在一个开放的公共硬件平台上利用不同可编程的软件方法实现所 需要的无线系统。理想的软件无线电应当是一种全部可软件编程的无线电，并以无线电平 台具有最大的灵活性为特征。全部可编程包括可编程射频(RF)波段、信道接入方式和信道 调制，基本思想就是将宽带模数变换器(A/D)及数模变换器(D/A)尽可能地靠近射频天线，建立一个具有“A/D-DSP-D/A”模型的通用的、开放的硬件平台，在这个硬件平台上尽量利 用软件技术来实现电台的各种功能模块。目前尽管低功耗DSP、超强功能DSP发展迅速，但 DSP在速度、功耗上的现状仍然是制约软件无线电发展的关键。
发明内容为了解决现有软件无线电技术在硬件资源上的制约，本实用新型提供了具有高性 能、结构灵活、资源可裁剪，还可应用于雷达、测频测相、电子对抗、通信、软件无线电、图像 处理等多种应用领域的软件无线电开发平台。为实现上述技术效果，本实用新型技术方案是本实用新型采用了高性能的FPGA和DSP器件，采用了四通道AD和两通道DA的架 构，同时采用了一片DDC/DUC (上下变频器)芯片，为用户实现模拟的上下变频功能。本实用新型中的FPGA (现场可编程逻辑门阵列)用来实现AD的采集和DA的回放， 外时钟、外触发的输入，一路RS232、一路RS422的数据收发以及两片DSP的数据交互；两片 FPGA也可通过一个BANK的IO接口来进行数据的交互，增强了数据处理的灵活性以及资源 的最大利用。另外，用户也可根据不同的应用环境，自行编写FPGA程序来实现不同软件无 线电的算法。本实用新型中的DSP (数字信号处理器)主要用来实现数字信号处理算法，命令控 制，数据流向控制等功能。两片DSP还分别配置了总容量为64Mbit的两片DDR2 SDRAM,为 大数据量的DSP算法提供足够的数据缓存。两片DSP之间还通过高速缓冲串口(McBSP)连 接，方便数据的交互，提高DSP运算能力。ADC (模数转换)部分采用了 16bit位宽，130MHz采样率的高性能器件，标准的SMA 单端输入模式，模拟输入带宽700MHz，能够满足大多数中频信号采集的应用。本实用新型还 提供两种采样时钟的供给，一种是IOOMHz板载高稳温补晶振，具有高达士 Ippm的稳定度和 很好的温度特性；第二种是由标准SMA接口输入的单端外部时钟，可适应不同采样频率的 应用要求。本实用新型特别将DDC/DUC部分由一片高性能的专用芯片来实现，在很大程度 上释放了 DSP和FPGA的逻辑资源，为用户的应用程序或DSP算法保留了大量的程序和数 据空间。DDC/DUC部分采用了宽带四通道DDC/DUC芯片，四通道模式下输入时钟频率达到 160MHz,四通道可以并行输入输出。如此的性能和灵活性，为用户的应用提供了一个广阔的平台。用于实现基本的两通道的信号采集、处理、回放功能。配有两路AD和两路DA，两片 FPGA，一片DSP。低配版本的结构框图如图2所示。两路ADC的数字输出并行接口与FPGAl 的通用输入输出接口相连；FPGAl的通用输入输出接口与DSPl的EMIF接口相连，用于并行 数据传输；FPGA2的另一组并行通用输入输出接口于两路DAC的并行输入接口连接；UART 的并行数据接口均连接至FPGA2的通用输入输出接口，串行输入输出接口连至电平转换芯 片RS232和RS485，用于串行数据的收发。PCI90M的数据并行接口以及控制接口连接到 FPGAl的通用输入输出接口，另一端的并行输入输出接口和控制接口连接到CPCI接插件， 用于软件无线电平台和主机端的通信。外时钟接口由一个SMA接头引入信号，连接到FPGAl 的通用输入输出接口上，用来接收外供时钟；外触发接口由一个SMA接头引入信号，分别连接到两个FPGA的通用输入输出接口上，用于接收外触发信号。低配版的数据流向和高配版 类似，不同的是，AD和DA的资源均减少至两路，用户只有一片DSP资源用来做信号处理。用于多通道信号的采集、处理和回放，具有丰富的资源和强大的数字信号处理能 力。配有四路AD和四路DA，两片FPGA，两片DSP，另配有DDC/DUC芯片。高配版本的结构框 图如
图1所示。四路ADC的数字输出并行接口与FPGAl的通用输入输出接口相连；FPGAl的 通用输入输出接口与DSPl的EMIF接口相连，用于并行数据传输；两个DSP之间通过McBsp 接口相连，用于数据交互；DSP2的EMIF并行接口于FPGA2的并行通用输入输出接口相连； FPGA2的另一组并行通用输入输出接口与两DAC的并行输入接口连接。UART的并行数据 接口均连接至FPGA2的通用输入输出接口，串行输入输出接口连至电平转换芯片RS232和 RS485，用于串行数据的收发。DDC芯片的并行数据接口于FPGAl的通用输入输出接口相连， 用于接收FPGAl中采集到的数据，进行DDC处理，再送回到FPGAl ； PCI9054的数据并行接 口以及控制接口连接到FPGAl的通用输入输出接口，另一端的并行输入输出接口和控制接 口连接到CPCI接插件，用于软件无线电平台和主机端的通信。外时钟接口由一个SMA接 头引入信号，连接到FPGAl的通用输入输出接口上，用来接收外供时钟；外触发接口由一个 SMA接头引入信号，分别连接到两个FPGA的通用输入输出接口上，用于接收外触发信号。模 拟信号通过ADC (模数转换器)转换成数字信号，送入FPGAl ；FPGAl可利用DDC芯片做数字 下变频处理，然后送入DSPl。用户可根据自己的无线电平台的应用，编写DSPl和DSP2中的 算法，对数据进行处理。处理好的数据可通过FPGA2送给DAC (数模转换器)，将信号回放出 来。用于仅对多路数据采集、处理有要求的用户，保留了高配版的AD部分。配有四 路AD，一片FPGA，一片DSP，一片DDC/DUC芯片。接收机版本的结构框图如图3所示。四路 ADC的数字输出并行接口与FPGAl的通用输入输出接口相连；FPGAl的通用输入输出接口与 DSPl的EMIF接口相连，用于并行数据传输；DDC芯片的并行数据接口于FPGAl的通用输入 输出接口相连，用于接收FPGAl中采集到的数据，进行DDC处理，再送回到FPGAl ； PCI9054 的数据并行接口以及控制接口连接到FPGAl的通用输入输出接口，另一端的并行输入输出 接口和控制接口连接到CPCI接插件，用于软件无线电平台和主机端的通信。外时钟接口由 一个SMA接头引入信号，连接到FPGAl的通用输入输出接口上，用来接收外供时钟；外触发 接口由一个SMA接头引入信号连接到FPGAl的通用输入输出接口上，用于接收外触发信号。 接收机只有信号采集和处理通路，此通路的数据流向和高配版相同。不同的是，接收机版本 没有DA通路，不能进行数据回放，而且FPGA和DSP资源也分别只有一片。上述三种方式不仅能为软件无线电的用户提供更经济实用的方案，而且在供货周 期上也具有很大的优势。附图所示的结构框图显示了板卡的工作原理及信号流向，在实际应用中，可参考 本设计实用新型来选材，但选材并不固定，FPGA和DSP以及DDC、DAC、ADC、PCI、FLASH ROM、 DDR2等，均可按实际需求选择不同厂家以及不同精度和性能的芯片及器材，例如在设计实 用新型中，Xilinx的XC5VSX95T、XC5VSX240T等FPGA也能满足设计要求。所述ADC为 模数转换器DAC为 数模转换器FPGA为现场可编程逻辑门阵列[0022]DSP 为数字信号处理器[0023]DDC 为数字下变频[0024]DUC 为数字上变频[0025]RS232 为串行数据接口，支持RS232串行接口标准[0026]RS485 为串行数据接口，支持RS485串行接口标准[0027]EMIF 为外部存储器接口[0028]PCI9054 为=PCI桥接芯片[0029]McBsp 为多通道缓冲串行接口[0030]SMA 为同轴电缆连接器[0031]说明书附图[0032]图1是实施例1是结构方框图；[0033]图2是实施例2是结构方框图；[0034]图3是实施例3是结构方框图。
具体实施方式
实施例1软件无线电开发平台，包括两路ADC和两路DAC，电平转换芯片RS232、RS485、 PCI9054、CPCI、SMA、两片FPGA和一片DSP，还包括UART，两路ADC的数字输出并行接口与 第一 FPGA的通用输入输出接口相连；第一 FPGA的通用输入输出接口与第一 DSP的EMIF接 口相连，第二FPGA的另一组并行通用输入输出接口与两路DAC的并行输入接口连接；UART 的并行数据接口均连接至第二 FPGA的通用输入输出接口，串行输入输出接口连至电平转 换芯片RS232和RS485，PCI9054的数据并行接口以及控制接口连接到第一 FPGA的通用输 入输出接口，另一端的并行输入输出接口和控制接口连接到CPCI接插件，外时钟接口由一 个SMA接头引入信号，连接到第一 FPGA的通用输入输出接口上，外触发接口由一个SMA接 头引入信号，分别连接到两个FPGA的通用输入输出接口上。在本设计中，ADC选用 16bit/130MHZ 的 LTC2208 芯片，DAC 选用 AD9777, DDC 选 用 GC5016，FPGA 选用 Xilinx 公司的 Virtex-5 SX95T, PCI 芯片选用 PCI9054，DSP 选用 TMS320C6455,此外，FLASH ROM 和 DDR2 分别配置为 2M*8bit 和 16M*16bit/500MHZ。实施例2包括四路ADC、四路DAC、两片DSP、以及DDC和DUC芯片，四路ADC的数字输出并行 接口与第一 FPGA的通用输入输出接口相连；第一 FPGA的通用输入输出接口与第一 DSP的 EMIF接口相连，两个DSP之间通过McBsp接口相连，第二 DSP的EMIF并行接口与第二 FPGA 的并行通用输入输出接口相连；第二FPGA的另一组并行通用输入输出接口与两DAC的并行 输入接口连接。UART的并行数据接口均连接至第二 FPGA的通用输入输出接口，串行输入输 出接口连至电平转换芯片RS232和RS485，DDC芯片的并行数据接口于第一 FPGA的通用输 入输出接口相连，用于接收第一 FPGA中采集到的数据，进行DDC处理，再送回到第一 FPGA ； PCI9054的数据并行接口以及控制接口连接到第一 FPGA的通用输入输出接口，另一端的并 行输入输出接口和控制接口连接到CPCI接插件，用于软件无线电平台和主机端的通信，外 时钟接口由一个SMA接头引入信号，连接到第一 FPGA的通用输入输出接口上，用来接收外供时钟；外触发接口由一个SMA接头引入信号，分别连接到两个FPGA的通用输入输出接口上。在本设计中，ADC选用 16bit/130MHZ 的 LTC2208 芯片，DAC 选用 AD9777, DDC 选 用 GC5016，两片 FPGA 均选用 Xilinx 公司的 Virtex-5 SX95T, PCI 芯片选用 PCI90M， 两片DSP均选用TMS320C6455,此外，两片FLASH ROM和DDR2分别配置为2M*8bit和 16M*16bit/500MHZ。(1)、TMS320C6455间的McBSP通信。通过配置DSP片内的多缓冲串口寄存器 (McBSP)的配置，实现了以33MHz速率，8bit位宽进行数据传输。(2)、TMS320C6455外部FLASH擦写和自启动。如图1所示每片DSP均通过EMIF外 部接口 CE3与一片FLASH连接。可以通过烧写用户的bootloader程序实现TMS320C6455 的程序加载和自启动。(3)、TMS320C6455 通过 EMIF 中 CE2、CE4、CE5 与 FPGA 进行通信其中 GPI0[0:3]可 以触发TMS320C6455四个外部中断INT [4:7],并控制FPGA配置外部端口。(4 )、如图1所示，TMS320C6455芯片外部挂接的DDR2通过CEO地址映射，以 250MHz, 32bit数据位宽可与DSP进行数据交换。(5)、如图1所示，TMS320C6455可以控制FPGA通过RS485、RS232与外部设备连接， 如用户计算，方便命令和调试使用。(6)、TMS320C6455的AD采集功能通过FPGA连接的LTC2208进行，共有4路AD采 集通道，采样率可达130MSPS，双音无杂散动态范围(SFDR )为100dB。典型的信噪比为 77. 7dB。数字输出采用2的补码或者偏移二进制形式，电平与LVCMOS兼容。FPGA将AD 采集数据通过CE2，中断方式传输到TMS320C6455，并保存到SDRAM中。(7 )、高配版中具有4路DA通道，如图1所示，低配版中具有2路DA通道，如图2所 示。本实用中DA芯片采用AD9777，该芯片是用于基带或IF波形重建的16位高性能可编 程h/4x/8x双通道内插Tx数据转换器(TxDAC)，插值输出可达400MSPS。FPGA将AD 采集数据通过EMIF交由DSP进行算法处理之后，送到FPGA中构建的DPRAM中之后交DA处 理。(8)、本实用的DDC模块用于对AD采集信号，进行混频，抽取和滤波控制。通过对 DDC模块的配置，AD信号通过DDC之后，输出用户需要的频率和带宽，便于TMS320C6455处 理。实用新型装配有一片TI公司出品的DDC/DUC芯片GC5016，该芯片为宽带四通道DDC/ DUC芯片，四通道模式下输入时钟频率达到160MHz，标称SFDR为115dB，四通道并行输入输 出。通过硬件的DDC/DUC的功能实现，释放了 FPGA及DSP的逻辑资源，从而提高了用户对 资源的利用率。如图1所示。在本设计中引入DDC/DUC来实现模拟的上下变频功能，相对于传统的软件无线电 来说是一种突破，以软件无线电接收机为例，我们知道，传统的上/下变频是通过模拟混频 器(Mixer)和基于锁相环路(PLL)的频率合成器来实现的。显然这样的方法存在频率捷 变困难、PLL捕获延迟大、电路实现较为复杂等缺点。而选用专用DDC/DUC芯片后，解决了 模拟变频器的非线性、频率不稳定、相位噪声、捷变控制性能等问题，而且频率精度相当高。 ADC数字化信号经过DDC/DUC处理后，才有可能用DSP或者FPGA来完成基带解调，可以说， DDC/DUC是量化中频/射频信号和软件基带处理的桥梁。因此，DDC/DUC的引用，为设计出优秀的软件无线电提供了保障。同时，DDC/DUC的引入，使得后端的DSP或者FPGA能直接 将DDC/DUC处理后的信号进行基带解调，而无须关心其他的操作，这无疑大大减小了 DSP/ FPGA的硬件开支，节省了片内资源，从而提高了片内资源的利用率。实施例3包括一片FPGA和一片DSP，四路ADC的数字输出并行接口与第一FPGA的通用输入 输出接口相连；第一 FPGA的通用输入输出接口与第一 DSP的EMIF接口相连，DDC芯片的并 行数据接口于第一 FPGA的通用输入输出接口相连，用于接收第一 FPGA中采集到的数据，进 行DDC处理，再送回到第一 FPGA ； PCI9054的数据并行接口以及控制接口连接到第一 FPGA 的通用输入输出接口，另一端的并行输入输出接口和控制接口连接到CPCI接插件，外时钟 接口由一个SMA接头引入信号，连接到第一 FPGA的通用输入输出接口上，外触发接口由一 个SMA接头引入信号连接到第一 FPGA的通用输入输出接口上。在本设计中，ADC选用 16bit/130MHZ 的 LTC2208 芯片，DDC 选用 GC5016，FPGA 选 用 Xilinx 公司的 Virtex-5 SX95T 和 SX50T，PCI 芯片选用 PCI9054，DSP 选用 TMS320C6455, 此夕卜，FLASH ROM 禾Π DDR2 分别配置为 2M*8bit 禾Π 16M*16bit/500MHZ。
权利要求1.软件无线电开发平台，包括两路ADC和两路DAC，电平转换芯片RS232、RS485、 PCI9054、CPCI, SMA、两片FPGA和一片DSP，其特征在于还包括UART，两路ADC的数字输 出并行接口与第一 FPGA的通用输入输出接口相连；第一 FPGA的通用输入输出接口与第一 DSP的EMIF接口相连，第二 FPGA的另一组并行通用输入输出接口与两路DAC的并行输入 接口连接；UART的并行数据接口均连接至第二 FPGA的通用输入输出接口，串行输入输出接 口连至电平转换芯片RS232和RS485，PCI9054的数据并行接口以及控制接口连接到第一 FPGA的通用输入输出接口，另一端的并行输入输出接口和控制接口连接到CPCI接插件，夕卜 时钟接口由一个SMA接头引入信号，连接到第一 FPGA的通用输入输出接口上，外触发接口 由一个SMA接头引入信号，分别连接到两个FPGA的通用输入输出接口上。
2.根据权利要求1所述的软件无线电开发平台，其特征在于包括四路ADC、四路DAC、 两片DSP、以及DDC和DUC芯片，四路ADC的数字输出并行接口与第一 FPGA的通用输入输出 接口相连；第一 FPGA的通用输入输出接口与第一 DSP的EMIF接口相连，两个DSP之间通过 McBsp接口相连，第二 DSP的EMIF并行接口与第二 FPGA的并行通用输入输出接口相连；第 二 FPGA的另一组并行通用输入输出接口与两DAC的并行输入接口连接，UART的并行数据 接口均连接至第二 FPGA的通用输入输出接口，串行输入输出接口连至电平转换芯片RS232 和RS485，DDC芯片的并行数据接口于第一 FPGA的通用输入输出接口相连，用于接收第一 FPGA中采集到的数据，进行DDC处理，再送回到第一 FPGA ； PCI9054的数据并行接口以及 控制接口连接到第一 FPGA的通用输入输出接口，另一端的并行输入输出接口和控制接口 连接到CPCI接插件，用于软件无线电平台和主机端的通信，外时钟接口由一个SMA接头引 入信号，连接到第一 FPGA的通用输入输出接口上，用来接收外供时钟；外触发接口由一个 SMA接头引入信号，分别连接到两个FPGA的通用输入输出接口上。
3.根据权利要求2所述的软件无线电开发平台，其特征在于包括一片FPGA和一片 DSP,四路ADC的数字输出并行接口与第一 FPGA的通用输入输出接口相连；第一 FPGA的通 用输入输出接口与第一 DSP的EMIF接口相连，DDC芯片的并行数据接口于第一 FPGA的通 用输入输出接口相连，用于接收第一 FPGA中采集到的数据，进行DDC处理，再送回到第一 FPGA ； PCI9054的数据并行接口以及控制接口连接到第一 FPGA的通用输入输出接口，另一 端的并行输入输出接口和控制接口连接到CPCI接插件，外时钟接口由一个SMA接头引入信 号，连接到第一 FPGA的通用输入输出接口上，外触发接口由一个SMA接头引入信号连接到 第一 FPGA的通用输入输出接口上。
专利摘要本实用新型公开了软件无线电开发平台，属于软件无线电开发平台的一种，包括两路ADC和两路DAC，电平转换芯片RS232、RS485、PCI9054、CPCI、SMA、两片FPGA和一片DSP以及UART，本实用新型具有高性能、结构灵活、资源可裁剪，并且可应用于雷达、测频测相、电子对抗、通信、软件无线电、图像处理等多种应用领域。
文档编号H04B1/00GK201887751SQ20102064908
公开日2011年6月29日 申请日期2010年12月9日 优先权日2010年12月9日
发明者戴荣, 郑岩, 阴陶 申请人:成都傅立叶电子科技有限公司