专利名称：一种时分制命令/响应式多路复用总线的测试平台的制作方法
技术领域：
本发明属于测试技术领域，尤其涉及一种时分制命令/响应式多路复用总线的测
试平台O
背景技术：
1553总线是MIL-STD-1553总线的简称，是飞机内部时分制命令/响应式多路复用数据总线。1553总线能挂31个远程终端，它有三种终端类型总线控制器(BC)、远程终端 (RT)和总线监视器(BM)。数据格式有BC到RT、RT到BC、RT到RT、广播方式和模式代码， 传输媒介为屏蔽双绞线。1553总线为多冗余度总线型拓扑结构，具有双向传输特性传输方式为半双工，采用曼切斯特码进行编码传输。1553总线协议已经发展成为国际公认的数据总线标准，广泛地应用于航空电子综合系统中，目前1553总线的测试大都是以MIL-STD-1553为参考，该测试标准的覆盖面比较广，涵盖了电气性能测试和协议测试，如果总线设备能通过标准所规定的所有必要项目的测试，这个终端设备的可靠性便得到了根本的保障。但是MIL-STD-1553对测试设备的要求较高，一个综合的MIL-STD-1553总线测试设备需要同时具有示波器功能、信号发生器功能和阻抗测量的功能，而最关键的是要具有故障注入功能的1553总线仿真终端的功能。目前市面上能够找到的测试设备/仪器，如独立的示波器、独立的信号发生器和单独的1553总线仿真卡等，这些设备大多只能注入MIL-STD-1553所规定的部分故障，不能实现标准规定的所有故障注入功能，特别是模拟信号的故障注入，例如波形幅度的变化，波形畸变，波形噪声干扰等，这样就会将测试覆盖率大打折扣。传统的测试平台的架构原理见图1所示。鉴于特殊的总线结构和苛刻的应用环境，完善的总线测试手段无疑是保障 MIL-STD-1553总线系统可靠性的关键。
发明内容
本发明所要解决的技术问题在于提供一种时分制命令/响应式多路复用总线的测试平台，旨在完成1553器件出厂前的相关协议和电参数的性能测试，对1553器件的产品质量进行控制和筛选，提高测试覆盖率，更好地满足客户的需求和消除可能给客户带来的安全隐患。本发明是这样实现的，一种时分制命令/响应式多路复用总线的测试平台，包括 总线测试设备、容纳待测器件UUT的测试组件；所述测试组件通过1553总线连接组件与所述总线测试设备连接，所述1553总线连接组件由1553专用总线连接线缆组成；所述总线测试设备包括第一控制组件；标准1553协议器件，其控制端与所述第一控制组件连接，输出端通过1553总线连接组件与UUT相连，用于在所述第一控制组件的控制下，测试UUT对协议的解释能力；
逻辑故障注入组件，其控制端与所述第一控制组件连接，输出端通过1553总线连接组件与UUT相连，用于在所述第一控制组件的控制下，测试UUT对错误协议的辨别能力；模拟故障注入组件，其控制端与所述第一控制组件连接，输出端通过1553总线连接组件与UUT相连，用于在所述第一控制组件的控制下，测试UUT的电性能；显示屏，与第一控制组件连接，用于输出测试结果；与系统内各组件连接的电源组件。本发明所提供的基于时分制命令/响应式多路复用总线的测试平台，在功能上实现全自动测试1553器件，极大提高了器件的测试覆盖率，使安全隐患得到消除。
图1是传统的时分制命令/响应式多路复用总线测试平台的架构原理图；图2是本发明实施例提供的时分制命令/响应式多路复用总线测试平台的架构原理图；图3是图2所示测试平台的一种实施例结构图；图4是图2所示测试平台的另一种实施例结构图；图5是本发明实施例提供的数字信号处理器DSP与其他器件之间的信号流向图；图6是本发明实施例提供的FPGA的结构原理图；图7是本发明实施例提供的标准1553器件与其他器件之间的连接关系图；图8是本发明实施例提供的测试组件的结构原理图。
具体实施例方式为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。本发明实施例为实现MIL-STD-1553规定的全部协议功能测试和电参数测试而设计，设备系统使用了标准合格的1553器件、FPGA、收发器、DAC、ADC线驱动器和变压器组成， 设备的测试依据来源于国军标GJB5186，可对1553器件进行电性能测试、协议测试和噪声抑制测试，测试覆盖率100%。图2示出了本发明实施例提供的时分制命令/响应式多路复用总线测试平台的架构原理，为了便于描述，仅示出了与本实施例相关的部分。参照图2，本发明实施例提供的时分制命令/响应式多路复用总线测试平台，包括总线测试设备和容纳待测器件(UUT)的测试组件，其中测试组件通过1553总线连接组件与所述总线测试设备连接，1553总线连接组件由1553专用总线连接线缆组成，用于平台内各总线组件的通信连接。上述总线测试设备包括第一控制组件、标准1553协议器件、逻辑故障注入组件、 模拟故障注入组件、检测组件、显示屏、与系统内各组件连接的电源组件(图中未示出)。其中标准1553协议器件、逻辑故障注入组件、模拟故障注入组件的控制端、检测组件均与第一控制组件连接，输入输出端均通过1553总线连接组件与测试组件连接，标准1553协议器件用于在第一控制组件的控制下，测试UUT对协议的解释能力；逻辑故障注入组件用于在第一控制组件的控制下，测试UUT对错误协议的辨别能力；模拟故障注入组件用于在第一控制组件的控制下，测试UUT的电性能；检测组件，用于接收UUT的响应信息，判断UUT响应是否正确；显示屏与第一控制组件连接，用于输出测试结果。为检测是否得到待测器件UUT的正确响应，上述测试平台还包括一检测组件，其控制端与第一控制组件通过GPIB (General-Purpose Interface Bus，通用接口总线)接口连接，输入端与1553总线连接组件相连，用于接收UUT的响应信息，将UUT响应信息发送给第一控制组件，通过计算UUT反馈信号波形的包洛判断UUT响应是否正确。上述测试组件包括电阻网络MUX、变压器和第二控制组件，其中，电阻网络MUX与 1553总线连接组件和变压器连接，是由多路复用电阻网络组成，用于根据测试内容的不同而切换不同的电阻网络，在测试前由第一控制组件通知第二控制组件进行切换；变压器，连接在电阻网络MUX与UUT之间，用于放大信号；第二控制组件主要通过串口与所述第一控制组件连接，接收第一控制组件发来的命令，进行解释后对所述UUT读写，并将结果反馈给第一控制组件，同时还负责对电阻网络MUX的切换控制。上述第一控制组件可采用数字信号处理器(Digital Signal Processing，DSP)实现，如图3所示，标准1553器件由DSP进行协议功能配置，并在DSP控制下向UUT输出合法的1553协议数据。而逻辑故障注入组件和模拟故障注入组件均基于一现场可编程门阵列 (Field-Programmable Gate Array, FPGA)实现。如图3所示，逻辑故障注入组件包括依次连接在FPGA的输出端与测试组件之间的收发器、第一变压器；FPGA在DSP的控制下产生错误的逻辑数据，通过收发器和所述第一变压器后，加载到1553总线连接组件，发给测试组件，上述错误的逻辑数据以曼彻斯特码的格式注入，包括奇偶错误、字长错误、双向编码错、同步头错误、消息长度错误、数据字连续错等。模拟故障注入组件包括依次连接在FPGA的输出端与测试组件之间的数模转换器(Digital-to-Analog Converter, DAC)、第一线驱动器、第二变压器；FPGA 在所述 DSP 的控制下产生错误的模拟数据，通过DAC、第一线驱动器和第二变压器后，加载到1553总线， 发给测试组件，上述的错误的模拟数据同样以曼彻斯特码的格式注入，包括幅值、过零稳定度、上升时间、下降时间、过冲，输出对称性、输出隔离度等。FPGA的反馈端与测试组件之间还依次连接有模数转换器(Analog-to-Digital Converter, ADC)、第二线驱动器、第三变压器；测试组件的波形经过第三变压器、第二线驱动器作用后被ADC采样并反馈至FPGA，由FPGA译码后输出至DSP进行分析并最终由显示屏输出测试结果。进一步地，DSP具有一串口电路，可通过RS232连线与测试组件连接，DSP用于通过该串口电路通信确认UUT的寄存器状态。测试组件上的MCU须根据测试要求对UUT 进行配置，在测试结束后，如果设备主控制器DSP通过RS232询问UUT寄存器情况的话，则将数据发回。进一步地，测试组件与DSP之间连接有示波器，DSP对示波器采集的信号进行分析并最终由所述显示屏输出测试结果，如图3所示，示波器与DSP之间具体可采用通用接口总线(General-Purpose Interface Bus, GPIB)连接。图2中的控制组件也可以采用工业计算机实现，如图4所示，同时为使测试平台小型化，可以将FPGA、标准1553器件、收发器、DAC、ADC、第一变压器、第二变压器、第三变压器、第一线驱动器、第二线驱动器等集成于一外设部件互连标准(Peripheral ComponentInterconnect, PCI)卡上，使用时将该PCI卡与工业计算机的PCI接口相连接。下文对上述部分组件的工作原理进行详细说明。电源组件电源组件输出包括数字逻辑电压和模拟电压，根据测试器件供电的不同，可以为测试组件提供相应的电压源。设备工作电压一律由LDO器件降压稳压获得，这样有利于减少电源纹波。模拟电路和数字电路的底线须采取隔离措施。串口电路串口电路连接第一控制组件和第二控制组件，目的是为了观察UUT的工作情况， 同时可以根据需要由第一控制组件发送命令给第二控制组件来实现对UUT的相关配置。第一控制组件模块第一控制组件模块主要实现1553B总线协议的主体部分，第一控制组件模块应实现以下功能对1553器件进行协议功能配置，能够正确的配置总线控制器(BC)，远程终端 (RT)，总线监控器(BM)模式，使之实现总线通信；对FPGA进行控制，使FPGA能按用户要求注入错误机制，FPGA中包括逻辑错误机制和模拟错误机制的产生，此错误机制按照曼彻斯特码格式，以查找表方式存放于FPGA中， 通过第一控制组件控制对其发送，从而完成故障注入测试；通过FPGA，对ADC反馈信号的处理，这里重点是ADC器件将模拟信号转成数字信号，经过FPGA的译码，最终由第一控制组件处理判断，显示给用户，对于简单的信号则直接由示波器通过GPIB连接DSP;能正确判断、处理UUT响应信号，将反馈信息通过串口方式在屏幕上简单明了显示给用户。数字信号处理器DSP与其他器件之间的信号流向如图5所示。FPGA 模块FPGA模块主要实现错误机制的产生及对UUT响应信号的处理，这里错误机制为曼彻斯特码II型双相电平码调制方式，以串行数字脉冲码形式在数据总线上传输。每个字的字长应为16位有效位，加同步头加奇偶校检位，总共20位时，错误机制具体内容包含协议功能测试和电参数测试的要求。生成完整的错误机制查找表后，由第一控制组件模块对其进行控制，选择相应的错误机制注入总线，完成故障注入测试。FPGA模块由以下几部分组成主控模块，译码模块，编码模块，错误机制产生模块，输入/输出接口。结构如图6 FPGA模块应实现以下功能将总线上的串行信息流转换成处理机可以处理的并行信息或者与之相反；主控模块要求对译码信号的处理，对编码模块的控制，对错误机制产生模块的控制；译码模块对总线信号(曼彻斯特码)翻译，由主控模块对其判断处理；编码模块对有效正确的1553指令(曼彻斯特码)进行编码，通过总线系统发送给测试组件，实现通信；错误机制产生模块相当于查找表，包含协议要求的错误注入信号，由主控模块控
7制发送信号，通过总线系统传输到测试组件，实现通信；错误机制里分数字错误机制和模拟错误机制，均为曼彻斯特码形式，数字错误机制是指消息格式，消息长度等错误，模拟错误机制是指信号波形幅度，波形畸变等错误；输入/输出接口，管脚的定义。模拟收发器及DAC模块此模块主要实现错误机制信号的注入，收发器为逻辑信号错误注入，DAC为模拟信号错误注入。而错误机制信号由FPGA模块生成，错误机制产生模块相当于查找表，包含协议要求的错误注入信号，由主控模块控制发送信号，通过模拟收发器及DAC模块发送至测试组件，实现1553总线通信。收发器逻辑错误注入由FPGA产生逻辑错误机制，以曼彻斯特码的格式注入，包括奇偶错误、字长错误、双向编码错、同步头错误、消息长度错误、数据字连续错误等。DAC模拟信号错误注入幅值、过零稳定度、上升时间、下降时间、过冲，输出对称性、输出隔离度等。ADC 模块此模块主要实现接收UUT响应信息的功能，将UUT响应信息转换成数字信号发送给FPGA模块，从而进行反馈信号的处理。在信号简单的情况下，可以用示波器直接分析查看UUT响应信号，但一些复杂的信号可通过ADC配合FPGA来处理判断。标准1553器件模块此模块主要完成1553协议功能测试。1553器件硬件接口电路设计应满足16bit 透明模式，16bit缓冲模式，8bit缓冲模式，16bit直接内存存取模式接口电路。标准1553 器件与其他器件之间的连接关系如图7 此电路结构第一控制组件模块对标准1553器件进行协议功能(BC、RT、BM模式) 配置，通过1553总线连接组件与测试组件相连，使之能通信，完成协议功能测试。1553总线连接组件由1553专用总线连接线缆组成，例如常用的屏蔽双绞线。测试组件模块其结构原理如图8所示，包括通过1553总线与外部连接的变压器；与变压器连接的待测1553芯片；与待测1553芯片连接、对所述待测1553芯片进行协议功能(BC、RT、 BM模式)配置的MCU。测试组件模块分为四部分DMCU模块主要对被测1553芯片进行协议功能(BC、RT、BM模式)配置。2)待测 1553 芯片。3)变压器。4)电阻网络MUX外设测试设备外设测试设备主要包括示波器，万用表等，用来直接分析UUT响应信号。本发明实施例所提供的基于时分制命令/响应式多路复用总线的测试平台，在功能上实现全自动测试1553器件，极大提高了器件的测试覆盖率。而且相对于现有的测试设备而言，最大限度地降低了测试复杂度摒弃了电性能参数需要人工识别的落后方法，消除了由于人眼造成的不必要误差因素。由于测试的全自动化，节省了人工操作占用的大量时间，大大缩短了单芯片测试时间，如果辅以机器人手臂，可以真正的达到无人值守测试。由于测试结果全部由微处理器或者工业计算机评判，降低了对测试人员的专业技术要求，有助于人力资源的控制。 以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。
权利要求
1.一种时分制命令/响应式多路复用总线的测试平台，其特征在于，包括总线测试设备、容纳待测器件UUT的测试组件；所述测试组件通过1553总线连接组件与所述总线测试设备连接，所述1553总线连接组件由1553专用总线连接线缆组成；所述总线测试设备包括第一控制组件；标准1553协议器件，其控制端与所述第一控制组件连接，输出端通过1553总线连接组件与UUT相连，用于在所述第一控制组件的控制下，测试UUT对协议的解释能力；逻辑故障注入组件，其控制端与所述第一控制组件连接，输出端通过1553总线连接组件与UUT相连，用于在所述第一控制组件的控制下，测试UUT对错误协议的辨别能力；模拟故障注入组件，其控制端与所述第一控制组件连接，输出端通过1553总线连接组件与UUT相连，用于在所述第一控制组件的控制下，测试UUT的电性能；显示屏，与第一控制组件连接，用于输出测试结果；与系统内各组件连接的电源组件。
2.如权利要求1所述的测试平台，其特征在于，所述测试平台还包括一检测组件，其控制端与所述第一控制组件通过GPIB接口连接，输入端与1553总线连接组件相连，用于接收 UUT的响应信息，将UUT响应信息发送给第一控制组件，通过计算UUT反馈信号波形的包洛判断UUT响应是否正确。
3.如权利要求2所述的测试平台，其特征在于，所述第一控制组件为一数字信号处理器DSP或工业计算机；所述标准1553协议组件为一标准1553器件，由所述第一控制组件进行配置，并在所述第一控制组件的控制下向UUT输出合法的1553协议数据。
4.如权利要求2所述的测试平台，其特征在于，所述逻辑故障注入组件和所述模拟故障注入组件均基于一现场可编程门阵列FPGA实现，所述FPGA包括一错误机制产生模块，所述错误机制产生模块为一包含协议要求的错误注入信号的查找表；所述逻辑故障注入组件包括依次连接在所述FPGA的输出端与UUT之间的收发器、第一变压器；所述FPGA在所述第一控制组件的控制下产生错误的逻辑数据，通过所述收发器和所述第一变压器后，加载到1553总线连接组件，发给UUT ；所述模拟故障注入组件包括依次连接在所述FPGA的输出端与UUT之间的数模转换器 DAC、第一线驱动器、第二变压器；所述FPGA在所述第一控制组件的控制下产生错误的模拟数据，通过所述DAC、所述第一线驱动器和所述第二变压器后，加载到1553总线连接组件， 发给UUT。
5.如权利要求4所述的测试平台，其特征在于，所述错误的逻辑数据包括奇偶错误、字长错误、双向编码错、同步头错误、消息长度错误、数据字连续错误。
6.如权利要求4所述的测试平台，其特征在于，所述错误的模拟数据包括幅值、过零稳定度、上升时间、下降时间、过冲，输出对称性、输出隔离度。
7 如权利要求4所述的测试平台，其特征在于，所述FPGA的反馈端与UUT之间依次连接有模数转换器ADC、第二线驱动器、第三变压器；UUT的波形经过所述第三变压器、第二线驱动器作用后被所述ADC采样并反馈至所述FPGA，由所述FPGA译码后输出至所述第一控制组件进行分析并最终由所述显示屏输出测试结果。
8.如权利要求2所述的测试平台，其特征在于，UUT与所述第一控制组件之间连接有示波器，所述第一控制组件对示波器采集的信号进行分析并最终由所述显示屏输出测试结^ ο
9.如权利要求2所述的测试平台，其特征在于，所述第一控制组件具有一串口电路，第一控制组件通过所述串口电路与UUT连接通信，确认UUT的寄存器状态。
10.如权利要求1所述的测试平台，其特征在于，测试组件包括电阻网络MUX，与1553总线连接组件和变压器连接，是由多路复用电阻网络组成，用于根据测试内容的不同而切换不同的电阻网络，在测试前由第一控制组件通知第二控制组件进行切换；变压器，连接在电阻网络MUX与UUT之间，用于放大信号；第二控制组件，通过串口与所述第一控制组件连接，接收第一控制组件发来的命令，进行解释后对所述UUT读写，并将结果反馈给第一控制组件，同时还负责对电阻网络MUX的切换控制。
全文摘要
本发明适用于系统总线测试方法领域，提供了一种时分制命令/响应式多路复用总线的测试平台，包括总线测试设备、容纳待测器件(UUT)的测试组件；所述测试组件通过1553总线连接组件与所述总线测试设备连接，所述1553总线连接组件由1553专用总线连接线缆组成；所述总线测试设备包括第一控制组件、标准1553协议器件、逻辑故障注入组件、模拟故障注入组件、显示屏、电源组件。本发明所提供的基于时分制命令/响应式多路复用总线的测试平台，在功能上实现全自动测试1553器件，极大提高了器件的测试覆盖率，使安全隐患得到消除。
文档编号H04L12/40GK102176699SQ20111003176
公开日2011年9月7日 申请日期2011年1月27日 优先权日2011年1月27日
发明者刘云龙, 刘向平, 孙博文, 王艳东, 练奕龙, 谭文堂, 邓玉良, 黄笔锋 申请人:深圳市国微电子股份有限公司