专利名称：相位调整电路、接收装置和通信系统的制作方法
技术领域：
本公开涉及应用于用于典型地接收数字信号的串行通信的相位调整电路、采用该相位调整电路的接收装置和采用该接收装置的通信系统。
背景技术：
近年来，采用串行传输系统以便加宽数据带宽，并且引入了具有非常少信号线的系统。此外，为了满足对双倍或四倍的数据带宽的要求，已经采用用于以多个并行信道的形式实现一个串行传输系统的方法。在这样的方法的情况下，由于对在后级提供的系统施加的限制，必须减少各信道之间的数据和时钟脉冲相位差(skew)。如果相同时钟用于各信道，则可以建立各信道之间的同步。此外，通过将如逗号模式(comma pattern)的同步模式插入从数据发送侧发送的串行数据中的预定位置，并且在接收侧检测用作同步模式的逗号模式，可以确保同步。图1是示出用于检测同步模式以便切换时钟相位的相位切换电路1的配置的框图。对于关于该相位切换电路1的更多信息，建议读者参考日本专利公开No.Hei 11-186996(以下称为专利文献1)。如图中所示，相位切换电路1具有可变延迟电路2、同步电路3和数据保持部分4。在相位切换电路1中，输入串行数据DTl通过可变延迟电路2延迟预定的延迟时间，并且输出为内部数据DT2。可变延迟电路2采用相位切换处理部分加。输入串行数据DTl还提供到同步电路3。同步电路3检测输入串行数据DTl中的特定信号位置，并且将用于特定信号位置的信号提供到数据保持部分4，作为输入数据位置信号P。数据保持部分4暂时保持输入数据位置信号P。根据内部定时信号Sl取得数据保持部分4中保持的输入数据位置信号P，并且将其提供到相位切换处理部分加作为延迟量DL。要注意，内部时钟ICK提供到相位切换处理部分2a、同步电路3和数据保持部分4。在串行数据照原样维持串行形式的情况下，具有上述配置的相位切换电路1检测用作逗号模式的同步模式，并且根据检测结果切换时钟的相位。
发明内容
顺带提及，如上所述，如果相同时钟用于多个信道，则可以建立各信道之间的同步。然而，如果每个信道通过独立IC实现，则必须通过使用相同时钟执行将各IC相互链接的处理。然而，不必说每个IC具有许多管脚，使得电路的配置复杂。此外，占据的面积和功耗增加。除此之外，如上所述，在串行数据照原样维持串行形式的情况下，专利文献1中公开的相位切换电路1检测逗号模式位置，并且根据检测结果切换时钟的相位。因此，即使每个信道通过独立的IC实现，也可以建立各信道之间的同步。然而，根据该技术，同步电路部分需要包括如高速计数器，使得具有千兆量级的通信速度的高速串行通信中的实现是困难的。因此，期望提供一种相位调整电路，其可以建立多个信道之间的同步，同时防止电路配置增加复杂性、以及防止功耗增加，并且可以应用于高速串行通信。此外，还期望提供一种采用该相位调整电路的接收装置、以及采用该接收装置的通信系统。一种根据本公开第一模式的相位调整电路，包括串并转换部分，配置为响应于时钟，将包括插入预定位置的同步模式的串行数据转换为并行数据；同步模式位置检测部分，配置为检测由所述串并转换部分生成的所述并行数据中的所述同步模式的位置；以及调整部分，配置为根据关于所述同步模式的所述位置的信息，调整所述并行数据和所述时钟的相位，以符合由所述同步模式位置检测部分检测的、作为所述同步模式的所述位置的位置。一种根据本公开第二模式的接收装置，包括相位调整电路，配置为执行功能以便接收通过数据传输线传播并且包括插入预定位置的同步模式的串行数据；将所述串行数据转换为并行数据；以及根据关于从所述并行数据作为所述同步模式的位置获取的位置的信息，调整所述并行数据和时钟的相位。更具体地，所述相位调整电路包括串并转换部分，配置为响应于所述时钟，将包括插入预定位置的同步模式的所述串行数据转换为所述并行数据；同步模式位置检测部分，配置为检测由所述串并转换部分生成的所述并行数据中的所述同步模式的位置；以及调整部分，配置为根据关于所述同步模式的所述位置的信息，调整所述并行数据和所述时钟的相位，以符合由所述同步模式位置检测部分检测的、作为所述同步模式的所述位置的位置。一种根据本公开第三模式的通信系统，包括发送装置，配置为通过数据传输线发送包括插入预定位置的同步模式的串行数据；以及接收装置，配置为接收通过数据传输线传播、并且包括插入预定位置的同步模式的所述串行数据。所述接收装置具有相位调整电路，用于将由此接收的所述串行数据转换为并行数据；以及根据关于从所述并行数据作为所述同步模式的位置获取的位置的信息，调整所述并行数据和时钟的相位。更具体地，所述相位调整电路包括串并转换部分，配置为响应于所述时钟，将包括插入预定位置的同步模式的所述串行数据转换为所述并行数据；同步模式位置检测部分，配置为检测由所述串并转换部分生成的所述并行数据中的所述同步模式的位置；以及调整部分，配置为根据关于所述同步模式的所述位置的信息，调整所述并行数据和所述时钟的相位，以符合由所述同步模式位置检测部分检测的、作为所述同步模式的所述位置的位置。根据本公开，可能提供一种相位调整电路，其可以建立多个信道之间的同步，同时防止电路配置增加复杂性以及防止功耗增加，并且可以应用于高速串行通信。此外，还可能提供一种采用该相位调整电路的接收装置和采用该接收装置的通信系统。
图1是示出用于检测同步模式以便切换时钟相位的相位切换电路的配置的框图；图2是示出根据本公开实施例的通信系统的基本配置的框图；图3是示出在根据本公开实施例的通信系统中包括的接收装置中采用的相位调整电路的配置的框图；图4是示出在根据本公开实施例的相位调整电路中采用的脉冲相位差生成器的典型配置的框图；图5是在以下原理的描述中要参考的说明图，作为示出1:2串并转换电路的配置的图，该原理通过使用关于用作同步模式的逗号模式的位置的信息，检测关于时钟的相位的信息；图6A和6B是在第二时钟的相位的描述中要参考的说明图，第二时钟用于确认图 5所示的1:2串并转换电路输出的数据；图7是示出1:N串并转换电路的配置的电路图；图8是示出图7所示的1:N串并转换电路输出的N条并行数据的相位、和时钟的相位之间的超前和滞后关系的图；图9包括图9A-图9C，它们是示出对于在图7所示的1:N串并转换电路(其中N =36)中使用的12相位时钟的情况的典型定时的图；图10是示出根据实施例的多相位时钟生成器的典型配置的电路图；以及图11是示出图10所示的多相位时钟生成器中对于N = 6的定时的关系的图。
具体实施例方式下面通过参考
本公开的实施例。要注意，按照下面顺序描述实施例1.通信系统的基本配置2.相位调整电路的配置3.通过使用关于逗号模式的位置的信息检测关于时钟相位的信息的原理1.通信系统的基本配置
图2是示出根据本公开实施例的通信系统100的基本配置的框图。如图所示，通信系统100配置为包括发送装置200、接收装置300、以及连接在发送装置200和接收装置300之间的数据传输线400。 发送装置200通过数据传输线400，将与多个相位同步的串行数据SDT发送到接收装置300。发送装置200在串行数据SDT中的预定位置处，插入每个用作同步模式的逗号模式。接收装置300用作串行通信接收器，用于接收通过数据传输线400传播的串行数据 SDT。接收装置300具有相位调整电路310，其包括用于将串行数据SDT转换为并行数据的串并转换电路。在执行用于将串行数据SDT转换为并行数据的处理后(串行数据SDT包括用作同步模式的逗号模式)，基于关于并行数据中逗号模式的位置的信息，相位调整电路310调整数据和时钟的相位。根据相位调整电路310执行的相位调整，使用输入串行数据SDT中的用作同步模式的逗号模式的位置。因此，可能调整多个信道之间的脉冲相位差，其中多个信道的输入串行数据具有相同逗号模式位置。相位调整电路310通过从准备为具有多个相位的时钟选择具有最优相位的时钟， 来调整相位。下面的描述说明接收装置300中采用的相位调整电路310的具体配置(接收装置 300具有用作实施例的特征的配置)，并且说明相位调整电路310执行的功能。作为示例，在下面的描述中采用4位的参考数据转换间隙。2.相位调整电路的配置图3是示出根据本公开实施例的通信系统100中包括的接收装置300中采用的相位调整电路310的配置的框图。如图3所示，相位调整电路310采用输入缓冲器311、⑶R(时钟/数据恢复)电路 312和串并转换电路313。此外，相位调整电路310还包括多相位时钟生成器314、脉冲相位差生成器315、逗号位置检测器316和解码器/解扰器317。脉冲相位差生成器315用作用于调整并行数据和时钟的相位的调整部分。输入缓冲器311接收通过数据传输线400传播的串行数据SDT，并且将串行数据 SDT提供到串并转换电路313。输入的串行数据SDT包括插入预定位置以用作同步模式的逗号模式CPTN。在图3 所示的典型示例的串行数据SDT的情况下，预定位置是从串行数据SDT头部起的第三字段。CDR电路312利用用作触发的串行数据输入提取时钟，并且使用该时钟锁存周期性插入信号的数据信号。如前面所述，串行数据输入已经通过数据传输线400传播，作为包括周期性插入信号的串行数据。⑶R电路312将提取的时钟作为转换时钟SPCLK，提供到串并转换电路313、多相位时钟生成器314和逗号位置检测器316。串并转换电路313执行1:N数据转换，以与转换时钟SPCLK同步地将输入串行数据SDT转换为具有N位的并行数据。串并转换电路313将作为1:N数据转换的结果获得的并行数据PDT(1到N)，提供到脉冲相位差生成器315和逗号位置检测器316。基本上，多相位时钟生成器314与⑶R电路312生成的转换时钟SPCLK同步地，生成多相位时钟P(O)到P(N-I)，其具有相互不同的相位和低于转换时钟SPCLK的频率的频率。多相位时钟生成器314将多相位时钟P(O)到P(N-I)输出到脉冲相位差生成器 315。基于从逗号位置检测器316接收的逗号位置信息CPI，脉冲相位差生成器315从多相位时钟P(O)到P(N-I)中，选择具有最优脉冲相位差量的时钟。脉冲相位差生成器315将并行数据PDT与选择的时钟同步，并且将数据PDT切换 (hand off)到选择的时钟，以及将并行数据PDT与时钟一起输出到后级提供的解码器/解扰器317。图4是示出根据本公开实施例的相位调整电路310中采用的脉冲相位差生成器 315的典型配置的框图。如图4所示，脉冲相位差生成器315采用选择器SL301和D触发器FF301。基于从逗号位置检测器316接收的逗号位置信息CPI，选择器SL301从多相位时钟生成器314生成的多相位时钟P (0)到P (N-I)中，选择具有最优脉冲相位差量的时钟CLK。选择器301将选择的时钟CLK提供到D触发器FF301的时钟输入端、以及后级提供的解码器/解扰器317。D触发器FF301的数据输入端D接收串并转换电路313生成的并行数据PDT，并且 D触发器FF301与选择器SL301选择的时钟CLK同步地锁存并行数据PDT。然后，D触发器 FF301将锁存的数据从D触发器FF301的数据输出端Q，提供到后级提供的解码器/解扰器 317。从⑶R电路312接收转换时钟SPCLK，逗号位置检测器316检测并行数据PDT中逗号模式的位置，以便生成指示逗号模式位于的数据部分的逗号位置信息CPI。逗号位置检测器316将由此生成的逗号位置信息CPI反馈到脉冲相位差生成器 315，并且将逗号位置信息CPI提供到解码器/解扰器317。要注意，逗号位置信息CPI是示出时钟相位的滞后或超前状态的信息。与作为具有最优脉冲相位差量的时钟选择的时钟CLK同步，解码器/解扰器317 对切换到该时钟CLK的并行数据PDT执行解码和解扰处理。通过如下将相位调整与脉冲相位差生成器315、串并转换电路313和多相位时钟生成器314的典型配置关联，描述具有以上说明的配置的相位调整电路310执行的具体相位调整。首先，相位调整电路310执行的操作的概述说明如下。在相位调整电路310中，串并转换电路313将串行数据SDT转换为并行数据PDT。随后，逗号位置检测器316检测并行数据PDT中的逗号模式的位置，并且将示出逗号模式的位置的逗号位置信息CPI反馈到脉冲相位差生成器315。在下面的描述中，在一些情况下逗号位置信息CPI也称为CLK滞后/超前信息。
基于逗号位置信息CPI，脉冲相位差生成器315从多相位时钟P(O)到P(N-I)中， 选择具有最优脉冲相位差量的时钟CLK，并且将并行数据PDT与选择的时钟CLK同步。然后，脉冲相位差生成器315将并行数据PDT切换到选择的时钟CLK。随后，脉冲相位差生成器315将并行数据PDT和选择的时钟CLK，提供到后级提供的解码器/解扰器317。3.通过使用关于逗号模式的位置的信息检测关于时钟相位的信息的原理接着，下面的描述说明通过使用关于用作同步模式的逗号模式的位置的信息，检测关于时钟CLK的相位的信息的原理。为了使得说明简单，参考示出1 2串并转换电路313A的图5。图5是在以下原理的描述中要参考的说明图，作为示出1:2串并转换电路313A的配置的图，该原理通过使用关于用作同步模式的逗号模式的位置的信息，检测关于时钟CLK 的相位的信息。图6A和6B是在以下第二时钟的相位的描述中要参考的说明图，第二时钟用于确认图5所示的1 2串并转换电路313A输出的数据。如图5所示，1:2串并转换电路313A配置为采用用于移位数据的D触发器FF311 到FF313、以及用于锁存数据并输出并行数据的D触发器FF321和FF322。用于移位数据的D触发器FF311到FF313，用作用于与第一时钟CKl同步地锁存输入的串行数据SDT的多个锁存器。以该方式，用于移位数据的D触发器FF311到FF313形成第一锁存部分313-1。另一方面，用于锁存数据和输出并行数据的D触发器FF321和FF322用作多个锁存器，其用于与第二时钟CK2同步地锁存第一锁存部分313-1中锁存的数据、以及输出该数据作为N条并行数据PDT。以该方式，用于锁存数据并输出并行数据的D触发器FF321和 FF322形成第二锁存部分313-2。D触发器FF311到FF313的每个的时钟输入端，接收用作具有频率f的移位时钟的第一时钟CK1。移位时钟CKl是与⑶R电路312生成的转换时钟SPCLK同步的时钟。在一些情况下，移位时钟CKl可以是转换时钟SPCLK。D触发器FF311的数据输入端D连接到用于提供串行数据SDT的线，而D触发器 FF311的数据输出端Q连接到D触发器FF312的数据输入端D、以及D触发器FF321的数据输入端D。D触发器FF312的数据输出端Q连接到D触发器FF313的数据输入端D、以及D触发器FF322的数据输入端D。D触发器FF321到FF322的每个的时钟输入端，接收具有频率f/2的第二时钟CK2。 第二时钟CK2通过分割用作移位时钟的第一时钟CKl生成。1:2串并转换电路313A与第一时钟CKl同步地移位输入串行数据SDT。然后，与通过将第一时钟CKl的频率f除以2生成的第二时钟CK2同步地，1:2串并转换电路313A 确认按1:2的串并转换的并行输出数据DQ2和并行数据数据DQ1。然而，因为通过将第一时钟CKl的频率f除以2生成第二时钟CK2，所以第二时钟 CK2的相位可以是图6A所示的称为情况1的第一情况的相位，或者图6B所示的称为情况2 的第二情况的相位。
因为通过分频器计数器的初始内容确定第二时钟CK2的相位，所以不可能确定地预测第二时钟CK2的相位是第一情况的相位，还是也第二情况的相位。对于图6A所示的称为情况1的第一情况，使参考标记Al表示逗号模式存在的位置或表示逗号模式本身。在该情况下，通过确定是从作为串并转换处理的结果获得的并行输出数据DQ1、还是也作为串并转换处理的结果获得的并行输出数据DQ2输出逗号模式Al， 可能确定第二时钟CK2的相位是超前还是滞后。另一方面，对于图6B所示的称为情况2的第二情况，第二时钟CK2的相位超前于图6A所示的称为情况1的第一情况。因此，逗号模式Al不移位直到D触发器FF321，用于输出并行输出数据DQ1。作为结果，输出逗号模式Al作为D触发器FF321的并行输出数据 DQ2。因此，在上述典型情况下，从已经从并行输出数据DQ2获得逗号模式的位置的事实，逗号位置检测器316确定超前时钟CLK，并且在滞后方向上移位第二时钟CK2的相位。也就是说，从具有相互不同的相位的两个准备的时钟中选择滞后相位侧的时钟。上述描述已经用1:2串并转换作为典型情况。然而，上述描述对于1:N串并转换也成立。图7是示出1:N串并转换电路31 的配置的电路图，而图8是示出图7所示的 1:N串并转换电路31 输出的N条并行数据的相位、和时钟相位之间的超前和滞后关系的图。如图7所示，1:N串并转换电路31 配置为采用用于移位数据的D触发器FF311 到FF31 (N+1)、以及用于锁存和输出并行数据的D触发器FF321到FF32N。用于移位数据的D触发器FF311到FF31(N+1)用作用于与第一时钟CKl同步地锁存输入串行数据SDT的多个锁存器。以该方式，用于移位数据的D触发器FF311到 FF3KN+1)形成第一锁存部分313-1。另一方面，用于锁存数据并输出并行数据的D触发器FF321到FF32N用作多个锁存器，用于与第二时钟CK2同步地、锁存第一锁存部分313-1中锁存的数据，并输出锁存在D 触发器FF321到FF32N中的数据分别作为N条并行数据PDT。也就是说，N条并行数据PDT 是稍后要描述的并行输出数据DQl到并行输出数据DQN。以该方式，用于锁存数据并输出并行数据的D触发器FF321到FF32N，形成用于输出并行数据PDT的第二锁存部分313-2。图7所示的1:N串并转换电路31 的连接，基本上与图5所示的1 2串并转换电路313A的连接相同。因此，省略1:N串并转换电路31 的详细说明。此外，图8所示的N条并行数据的每个中的阴影部分表示的数据位置，是逗号模式位于的逗号模式位置。在1:N串并转换电路31 的情况下，第二时钟CK2具有N个不同相位。因此，存在N个不同的逗号模式位置，逗号模式位于其每个上。为此，生成N相位时钟CK2。因此，脉冲相位差生成器315根据从逗号位置检测器316接收的逗号位置信息CPI，在多相位时钟 P(O)到P (N-I)中选择最优时钟CLK。如果例如已经检测到最滞后的逗号模式位置，则脉冲相位差生成器315选择具有最超前相位的时钟CLK，作为用于最小化脉冲相位差量的时钟。另一方面，如果已经检测到最超前的逗号模式位置，则脉冲相位差生成器315选择具有最滞后相位的时钟CLK，作为用于最大化脉冲相位差量的时钟。脉冲相位差生成器315接收的逗号位置信息CPI是具有N位的并行数据。在最简单的典型逗号位置信息CPI的N位中，只有表示检测到的逗号模式位置的检测位设为1。其它位设为0。不用说1:N串并转换电路31 的实现绝不限于图7所示的配置。例如，1:N的比率可以分割为几级。如目前所述，该实施例从具有相互不同相位的多相位时钟P(O)到P(N-I)中，选择具有最优相位的时钟，作为符合串行数据SDT中的逗号模式位置的时钟，以便执行脉冲相
位差调整。然而，取决于后级提供的系统的可允许脉冲相位差，具有相互不同相位的多相位时钟P的数量不必须是前面描述的N。例如，多相位时钟P的数量可以是Ν/2、N/3或其它值。也就是说，电路的规模可以根据规格减少。下面的描述示出典型定时，其用于通过对图7所示的1:N串并转换电路31 设置 N为36获得的12相位时钟。图9的㈧到⑶是示出针对这样情况的典型定时的图，在该情况下在图7所示的1:N串并转换电路313B(其中N= 36)中，使用具有相互不同相位的12个时钟。串行数据SDT中逗号模式位置固定。然而，通过分割第一时钟CKl的频率，生成用于锁存串并转换电路313中的数据的第二时钟CK2，使得36个不同的逗号模式CO到C35存在，如图9的(B)所示。因此，如图9的(C)所示，存在用其锁存数据的36个不同定时。因此，存在36个不同状态，其中逗号模式分别存在于36条并行数据DQ36到DQl中的一个中。用于锁存数据的第二时钟CK2越靠后，移位数据的移位量越大。因此，对于靠后的第二时钟CK2，逗号模式存在于并行数据DQ*中，其中后缀*表示小的整数。为了解决该问题，如图9的⑶所示，36条并行数据DQ36到DQl分组为12组GRPl 到GRP12，其每个包括三条并行数据DQ。然后，对12组GRPl到GRP12的每个分配脉冲相位差量。因此，存在12个不同的脉冲相位差量。图9的(C)的后面部分示出脉冲相位差调整后的定时。在图中，图9的(C)的后面部分用短语“脉冲相位差调整后”表示。剩余脉冲相位差量不大于由2/36*CK2 = 1/18*CK2
表示的量。如果该脉冲相位差量充分小于后级提供的系统的可允许规格量，则可以使用具有等于该典型示例的情况下使用的、用于36相位时钟的相位计数的1/3的12相位时钟，来代替36相位时钟。接着，说明多相位时钟生成器314的典型配置。图10是示出根据实施例的多相位时钟生成器314A的典型配置的电路图。如图10所示，多相位时钟生成器314配置为采用正常相位侧D触发器FF331到 FF33N、反相侧D触发器FF341到FF!34N、1/N分频器DVD311和反相器INV311。1/N分频器DVD311是用于将⑶R电路312生成的转换时钟SPCLK的频率除以N的部分。D触发器FF331到FF33N的数据输入端D、以及D触发器FF331到FF33N的数据输出端Q相互连接，以关于1/N分频器DVD311的输出端形成级联连接。D触发器FF331到 FF33N的每个的时钟输入端接收具有正常相位的转换时钟SPCLK。出于同样原因，D触发器FF341到FF34N的数据输入端D、以及D触发器FF341到 FF34N的数据输出端Q相互连接，以关于1/N分频器DVD311的输出端形成级联连接。然而， D触发器FF341到FF34N的每个的时钟输入端接收反相的转换时钟SPCLK，即，通过反相器 INV311的转换时钟SPCLKB。如上所述，图10所示的多相位时钟生成器314A具有这样的配置，其中通过使用预先分割的转换时钟SPCLK的正常和反相相位，移位频率等于预先分割的转换时钟SPCLK 的频率的1/N的时钟的相位。预先分割的转换时钟SPCLK是还没有经历分频的转换时钟 SPCLK0图11是示出图10所示的多相位时钟生成器314A中针对N = 6的定时关系的图。在该典型示例中，D触发器FF331到FF336生成多相位时钟PO、P2、P4、P6、P8和 PlO0另一方面，D触发器FF341到FF346生成多相位时钟P1、P3、P5、P7、P9和P11。结果， 多相位时钟生成器314A生成12相位时钟PO到Pl 1。要注意，在上述典型示例中，在用于生成多相位时钟的方法中使用移位寄存器。然而，用于生成多相位时钟的技术绝不限于该方法。如上所述，根据该实施例，如果输入串行数据SDT中逗号模式的位置具有相同定时，则可以调整多个信道之间的脉冲相位差量。事实上，可能不仅调整相同IC中包括的多个信道之间的脉冲相位差量，而且调整在不同IC上扩展的多个信道之间的脉冲相位差量。此外，在相同IC中包括的多个信道的情况下，根据该实施例，可以减少各信道之间的脉冲相位差量。因此，可能通过使用这样的电路(用于通过使用反相时钟设置重新定时(re-timing)的电路)实现脉冲相位差量的减少，该电路允许使用任何信道的时钟以便非常容易地建立与另一信道的同步。也就是说，根据该实施例，可能提供这样的相位调整电路，其可以在多个信道之间建立同步，同时防止电路配置增加复杂性并且防止功耗增加，以及可以应用于高速串行通要注意，本公开的实现绝不限于上述实施例。也就是说，在不偏离本公开的本质的范围内，该实施例可以改变为多种修改版本。本申请包含涉及于2010年9月15日向日本专利局提交的日本优先权专利申请JP 2010-206741中公开的主题，在此通过引用并入其全部内容。
权利要求
1.一种相位调整电路，包括串并转换部分，配置为响应于时钟，将包括插入预定位置的同步模式的串行数据转换为并行数据；同步模式位置检测部分，配置为检测由所述串并转换部分生成的所述并行数据中的所述同步模式的位置；以及调整部分，配置为根据关于所述同步模式的所述位置的信息，调整所述并行数据和所述时钟的相位，以符合由所述同步模式位置检测部分检测的、作为所述同步模式的所述位置的位置。
2.如权利要求1所述的相位调整电路，还包括多相位时钟生成器，配置为基于提供到所述串并转换部分的时钟生成多个具有不同相位的时钟，其中所述调整部分从所述具有不同相位的时钟中，根据关于所述同步模式的所述位置的信息，选择具有最优相位的时钟，该最优相位符合由所述同步模式位置检测部分检测的、作为所述同步模式的所述位置的位置，以及与所述选择的时钟一起，输出通过将所述并行数据与所述选择的时钟同步获得的数据。
3.如权利要求2所述的相位调整电路，其中 所述串并转换部分包括第一锁存部分，具有用于锁存和移位与第一时钟同步接收的所述串行数据的多个锁存器，以及第二锁存部分，配置为与通过分割所述第一时钟的频率生成的第二时钟同步地，锁存在所述第一锁存部分的所述锁存器中锁存的数据，并且输出所述数据作为N条并行数据； 以及所述同步模式位置检测部分检测由所述第二锁存部分输出的、所述N条并行数据中的任一是否包括所述同步模式，根据关于包括所述同步模式的所述并行数据的检测结果，确定所述第二时钟的相位是超前或滞后，以及输出同步模式位置信息到所述调整部分，以用作示出所述第二时钟的相位是超前还是滞后的信息。
4.如权利要求3所述的相位调整电路，其中如果所述同步模式位置信息指示所述第二时钟的相位超前预定的超前量，则所述调整部分选择滞后对应于所述预定超前量的滞后量的时钟，以及如果所述同步模式位置信息指示所述第二时钟的相位滞后预定的超前量，则所述调整部分选择超前对应于所述预定滞后量的超前量的时钟。
5.如权利要求3所述的相位调整电路，其中通过照原样维持所述N条并行数据的连续顺序，划界所述N条并行数据以形成多个顺序组，其每个包括所述N条并行数据中的一些连续的并行数据；以及所述多相位时钟生成器生成多个时钟，其每个被分配给所述组的特定组，以便用作具有对所述特定组唯一的相位的时钟。
6.一种接收装置，包括 相位调整电路，配置为执行功能以接收通过数据传输线传播并且包括插入预定位置的同步模式的串行数据， 将所述输入的串行数据转换为并行数据，以及根据关于从所述并行数据作为所述同步模式的位置获取的位置的信息，调整所述并行数据和时钟的相位，其中，为了执行所述功能，所述相位调整电路包括串并转换部分，配置为响应于所述时钟，将包括插入预定位置的同步模式的所述串行数据转换为所述并行数据；同步模式位置检测部分，配置为检测由所述串并转换部分生成的所述并行数据中的所述同步模式的位置；以及调整部分，配置为根据关于所述同步模式的所述位置的信息，调整所述并行数据和所述时钟的相位，以符合由所述同步模式位置检测部分检测的、作为所述同步模式的所述位置的位置。
7.如权利要求6所述的接收装置，其中 所述相位调整电路还包括多相位时钟生成器，配置为基于提供到所述串并转换部分的时钟生成具有不同相位的多个时钟，其中所述调整部分从所述具有不同相位的时钟中，根据关于所述同步模式的所述位置的信息，选择具有最优相位的时钟，该最优相位符合由所述同步模式位置检测部分检测的、作为所述同步模式的所述位置的位置，以及与所述选择的时钟一起，输出通过将所述并行数据与所述选择的时钟同步获得的数据。
8.如权利要求7所述的接收装置，其中 所述串并转换部分包括第一锁存部分，具有用于锁存和移位与第一时钟同步接收的所述串行数据的多个锁存器，以及第二锁存部分，配置为与通过分割所述第一时钟的频率生成的第二时钟同步地，锁存在所述第一锁存部分的所述锁存器中锁存的数据，并且输出所述数据作为N条并行数据； 以及所述同步模式位置检测部分检测由所述第二锁存部分输出的所述N条并行数据是否包括所述同步模式， 根据关于包括所述同步模式的所述并行数据的检测结果，确定所述第二时钟的相位是超前或滞后，以及输出同步模式位置信息到所述调整部分，以用作示出所述第二时钟的相位是超前还是滞后的信息。
9.如权利要求8所述的接收装置，其中如果所述同步模式位置信息指示所述第二时钟的相位超前预定的超前量，则所述调整部分选择滞后对应于所述预定超前量的滞后量的时钟，以及如果所述同步模式位置信息指示所述第二时钟的相位滞后预定的超前量，则所述调整部分选择超前对应于所述预定滞后量的超前量的时钟。
10.如权利要求8所述的接收装置，其中所述相位调整电路划界所述N条并行数据以形成多个顺序组，其每个包括所述N条并行数据中的一些连续的并行数据；以及所述多相位时钟生成器生成多个时钟，其每个被分配给所述组的特定组，以便用作具有对所述特定组唯一相位的时钟。
11.一种通信系统，包括发送装置，配置为通过数据传输线发送包括插入预定位置的同步模式的串行数据；以及接收装置，配置为接收通过所述数据传输线传播、并且包括插入预定位置的同步模式的所述串行数据，其中所述接收装置包括相位调整电路，用于将由此接收的所述串行数据转换为并行数据，以及根据关于从所述并行数据作为所述同步模式的位置获取的位置的信息，调整所述并行数据和时钟的相位，所述相位调整电路包括串并转换部分，配置为响应于所述时钟，将包括插入预定位置的同步模式的所述串行数据转换为所述并行数据；同步模式位置检测部分，配置为检测由所述串并转换部分生成的所述并行数据中的所述同步模式的位置；以及调整部分，配置为根据关于所述同步模式的所述位置的信息，调整所述并行数据和所述时钟的相位，以符合由所述同步模式位置检测部分检测的、作为所述同步模式的所述位置的位置。全文摘要
本发明公开了相位调整电路、接收装置和通信系统。一种相位调整电路，包括串并转换部分，配置为响应于时钟，将包括插入预定位置的同步模式的串行数据转换为并行数据；同步模式位置检测部分，配置为检测由所述串并转换部分生成的所述并行数据中的所述同步模式的位置；以及调整部分，配置为根据关于所述同步模式的所述位置的信息，调整所述并行数据和所述时钟的相位，以符合由所述同步模式位置检测部分检测的、作为所述同步模式的所述位置的位置。
文档编号H04L7/00GK102404101SQ20111027398
公开日2012年4月4日 申请日期2011年9月15日 优先权日2010年9月15日
发明者田中智一, 诸桥英雄, 饭塚浩 申请人:索尼公司