专利名称：多径对齐累加方法及装置的制作方法
技术领域：
本发明涉及通信技术领域，尤其涉及WCDMA (Wideband Code Division MultipleAccess,宽带码分多址)系统干扰抵消处理过程中一种多径对齐累加方法及装置。
背景技术：
WCDMA是第三代移动通信空中接口标准之一。WCDMA属于扩频通信，其采用双向闭环功控、发射和接收分集、RAKE接收抗多径衰落、卷积码和Turbo码信道编解码等技术。在WCDMA系统中，移动通信信道与固定通信信道具有很大的区别，当WCDMA基带接收机移动时，接收机的天线收到的电磁波可由发射机天线发射后直线到达，也可以在发射机天线发射后，经过反射、衍射等多条路径延迟传播后到达，因此，接收机的接收信号具有很多的多径(finger)时延，这些多径结果互相干扰，形成无线信道的多径衰落。在WCDMA基带接收机端，利用导频PN码的相关性，对接收信号中可分辨的多径分量分别进行跟踪、接收，输出基带信号并进行路径合并，这种接收信号的方式称为RAKE相关接收。RAKE相关接收对各多径分别进行相关解调，这些相关解调器也被称为多径接收器(RAKE fingers)，然后，将这些多径接收器的输出进行合并，送入信道解码器进行后续处理。RAKE相关接收利用多径分量，等效的增加了接收到的发射功率，达到抗多径衰落的目的。WCDMA接收系统中，利用RAKE接收得到的多径偏移信息和解调解码正确后的用户符号，结合信道估计值，对这些多径数据进行重构，恢复出其在无线信道中传播后、到达接收机端时的幅度和相位信息。然后将这些重构后的多径数据对齐到原始天线数据的系统定时进行累加，最终与原始天线数据进行相减，从而抵消掉这些已知的用户多径对未知(未解调解码正确)用户的影响，增加对剩余的未知用户解调解码正确的概率。此即被称为干扰抵消。如图1所示，图1为四条用户多径数据相对系统定时之间的偏移(也可称为用户定时相对系统定时之间的偏移)示意图，其中，I个ip(可配置的相关长度)等于32个chip (码片)的相关长度(本文皆以32chip为例，而该相关长度可配置)，ip0到ip7(8个ip是256chip，本为皆以256chip为例表示一条多径累加长度，该长度也可配置，各条多径串行累加)分别表示对应某条多径，在发射机端发出信号时，实际相对系统定时之间的偏移，即4条多径的ipO都是在系统定时ipO时刻发出的。将这些多径对齐到系统定时累加，需要按顺序进行首先将对应该条多径偏移位置的存储数据读出，再累加，最后存回对应多径偏移位置。这些多径数据对齐到系统定时进行累加，需要解决对齐效率及累加冲突的问题。现有的多径对齐累加方案中，一个时钟只能对齐累加一个最小单位Ichip或4chip，其对齐累加效率低，且没 有涉及流水线设计中，前后径对累加RAM (Random AccessMemory,随机存储器)读写冲突的处理方式。
发明内容
本发明的主要目的在于提供一种多径对齐累加方法及装置，旨在提高WCDMA系统的多径对齐累加效率，解决前后径对累加RAM的读写冲突问题。为了达到上述目的，本发明提出一种多径对齐累加方法，包括以下步骤接收重构后的用户多径数据；通过用户定时与系统定时相互对齐的方式对所述用户多径数据进行对齐累加处理。优选地，所述用户多径数据的对齐累加处理过程以流水线操作方式完成。优选地，所述通过用户定时与系统定时相互对齐的方式对所述用户多径数据进行对齐累加处理的步骤包括获取用户多径数 据相对系统定时的多径偏移；在所述用户多径数据的两端，对应多径偏移小于一个ip内填0，构造对齐后的用户多径数据；根据所述对齐后的用户多径数据，读出所述系统定时对应的存储位置的存储数据；将读出的所述系统定时对应的存储位置的存储数据与所述对齐后的用户多径数据进行累加；将累加后的用户多径数据写回至所述系统定时对应的存储位置。优选地，该方法还包括通过高层控制调度的方式对所述用户多径数据进行对齐累加防冲突处理。优选地，所述通过用户定时与系统定时相互对齐的方式对所述用户多径数据进行对齐累加处理的步骤包括将所述系统定时的存储空间构造为偶数ip存储单元和奇数ip存储单元，所述偶数ip存储单元和奇数ip存储单元分别包括若干存储位置，每个存储位置对应一个系统定时的时钟；根据所述用户多径数据相对所述系统定时的多径偏移的类型，分别读出所述偶数ip存储单元和奇数ip存储单元对应的存储位置的存储数据；将所述偶数ip存储单元和奇数ip存储单元对应的存储位置的存储数据与所述用户多径数据进行对齐累加；将累加完成后的所述偶数ip存储单元或奇数ip存储单元对应的存储位置的累加结果写回所述系统定时对应的存储位置。优选地，所述通过用户定时与系统定时相互对齐的方式对所述用户多径数据进行对齐累加处理的步骤进一步还包括当前后两条用户多径数据发生读写冲突时，从所述偶数ip存储单元、奇数ip存储单元对应的存储位置、累加流水线阶段或写回流水阶段获取对应的累加结果，并将该对应的累加结果与当前用户多径数据进行对齐累加。优选地，所述用户多径数据相对所述系统定时的多径偏移的类型包括用户多径数据相对系统定时的多径偏移处于[2n，2n+l)个ip之内，或者用户多径数据相对系统定时的多径偏移处于[2n+l，2n+2)个ip之内，其中n为整数。
本发明还提出一种多径对齐累加装置，包括数据接收模块，用于接收重构后的用户多径数据；对齐累加模块，用于通过用户定时与系统定时相互对齐的方式对所述用户多径数据进行对齐累加处理。优选地，所述对齐累加模块还用于以流水线操作方式对所述用户多径数据进行对齐累加处理。优选地，所述对齐累加模块包括获取单元，用于获取用户多径数据相对系统定时的多径偏移；构造单元，用于在所述用户多径数据的两端，对应多径偏移小于一个相关长度内填0，构造对齐后的用户多径数据；读取单元，用于根据所述对齐后的用户多径数据，读出所述系统定时对应的存储位置的存储数据；累加单元，用于将读出的所述系统定时对应的存储位置的存储数据与所述对齐后的用户多径数据进行累加；写回单元，用于将累加后的用户多径数据写回至所述系统定时对应的存储位置。优选地，所述对齐累加模块还用于通过高层控制调度的方式对所述用户多径数据进行对齐累加防冲突处理。优选地，所述构造单元，`还用于将所述系统定时的存储空间构造为偶数ip存储单元和奇数ip存储单元，所述偶数ip存储单元和奇数ip存储单元分别包括若干存储位置，每个存储位置对应一个系统定时的时钟；所述读取单元，还用于根据所述用户多径数据相对所述系统定时的多径偏移的类型，分别读出所述偶数ip存储单元和奇数ip存储单元对应的存储位置的存储数据；所述累加单元，还用于将所述偶数ip存储单元和奇数ip存储单元对应的存储位置的存储数据与所述用户多径数据进行对齐累加；所述写回单元，还用于将累加完成后的所述偶数ip存储单元或奇数ip存储单元对应的存储位置的累加结果写回所述系统定时对应的存储位置。优选地，所述对齐累加模块还用于当前后两条用户多径数据发生读写冲突时，从所述偶数ip存储单元、奇数ip存储单元对应的存储位置、累加流水线阶段或写回流水阶段获取对应的累加结果，并将该对应的累加结果与当前用户多径数据进行对齐累加。本发明提出的一种多径对齐累加方法及装置，通过用户定时与系统定时相互对齐的方式对用户多径数据进行对齐累加处理，一个系统时钟可对齐累加一个相关长度的用户多径数据，且该相关长度可配置，最终实现了将用户定时对齐到系统定时，提高了 WCDMA系统的多径对齐累加效率，解决前后多径对齐累加RAM读写冲突的问题，大大提升WCDMA系统干扰抵消系统的处理能力。
图1是现有的四条用户多径数据相对系统定时的偏移示意图；图2是本发明多径对齐累加方法一实施例的流程示意图；图3是本发明多径对齐累加方法一实施例中通过用户定时与系统定时相互对齐的方式对用户多径数据进行对齐累加处理的第一种实施方式的流程示意图；图4是图3所示的第一种实施方式中一条用户多径数据对齐累加的时序示意图；图5是本发明多径对齐累加方法一实施例中通过用户定时与系统定时相互对齐的方式对用户多径数据进行对齐累加处理的第二种实施方式的流程示意图；图6是图5所示的第一种实施方式中相对系统定时的多径偏移为0. 5个ip的单条用户多径数据的对齐累加时序示意图；图7是图5所示的第一种实施方式中相对系统定时的多径偏移为1. 5个ip的单条用户多径数据的对齐累加时序示意图；图8是本发明多径对齐累加方法一实施例中单条用户多径数据相对系统定时的多径偏移处于[2n，2n+l)个ip之内的通用对齐累加时序示意图；图9是本发明多径对齐累加方法一实施例中单条用户多径数据相对系统定时的多径偏移处于[2n+l，2n+2)个ip之内的通用对齐累加时序示意图；图10是本发明多径对齐累加装置一实施例的结构示意图；图11是本发明多径对齐累加装置一实施例中对齐累加模块的结构示意图。为了使本发明的技术方案 更加清楚、明了，下面将结合附图作进一步详述。
具体实施例方式本发明实施例解决方案主要是通过用户定时与系统定时相互对齐的方式对用户多径数据进行对齐累加处理，一个系统时钟可对齐累加一个相关长度的用户多径数据，且该相关长度可配置，最终实现了将用户定时对齐到系统定时，以提高WCDMA系统的多径对齐累加效率，解决前后多径对齐累加RAM读写冲突的问题。如图2所示，本发明一实施例提出一种多径对齐累加方法，包括步骤S101，接收重构后的用户多径数据； 本实施例方法运行环境涉及WCDMA系统的抵消干扰处理中，重构处理恢复后的信号的对齐累加处理，运行本实施例多径对齐累加方法的装置首先接收重构后的用户多径数据，多条用户多径数据根据反射、衍射的路径延迟不同，相对系统定时的多径偏移不同。步骤S102，通过用户定时与系统定时相互对齐的方式对用户多径数据进行对齐累加处理。在本实施例中，用户多径数据的对齐累加处理过程均以流水线操作方式完成，并且一次可以对齐一个ip (可配置的相关长度)，即相当于一个时钟cycle内对齐一个可配置的相关长度，其最终目的是实现用户定时与系统定时的对齐，并提高用户多径数据的对齐累加处理效率，解决系统对齐累加的冲突问题。下面以两种具体的实施方式详细说明本实施例中通过用户定时与系统定时相互对齐的方式对用户多径数据进行对齐累加处理的过程。如图3所示，作为本实施例的第一种实施方式，上述步骤S102包括步骤S1021，获取用户多径数据相对系统定时的多径偏移；步骤S1022，在用户多径数据的两端，对应多径偏移小于一个相关长度内填0，构造对齐后的用户多径数据；步骤S1023，根据对齐后的用户多径数据，读出系统定时对应的存储位置的存储数据；步骤S1024，将读出的系统定时对应的存储位置的存储数据与对齐后的用户多径数据进行累加；步骤S1025，将累加后的用户多径数据写回至系统定时对应的存储位置。本实施方式中，可以对齐累加处理一条用户多径数据，也可以对齐累加处理多条用户多径数据，对于多条用户多径数据的对齐累加，均是以流水线操作方式完成，并且一次可以对齐一个ip (可配置的相关长度)。首先将用户多径数据对齐到系统定时，得到对齐后的用户多径数据，然后，利用对齐后的用户多径数据，再读取系统定时对应位置的存储数据，进行累加，最后将累加结果存回系统定时的对应位置。具体地，以图4所示的一条用户多径数据(fingerO)的对齐累加处理为例该fingerO包括ipO到ip7共8个ip的数据,每个ip的相关长度可配置。首先，将fingerO对齐到系统定时，即在fingerO的两端，对应偏移小于一个相关长度(可配置)以内填0，得到一个从SipO到sip8的对齐的用户多径数据。再利用SipO到sip8对齐的用户多径数据，读出系统定时对应位置的存储数据，进行累加，然后存回。该实施方式可以通过一个时钟对齐累加一个可配置的相关长度，相比现有技术，系统用户多径数据的对齐累加效率得到提高。关于用户多径数据的累加冲突，即前一条用户多径数据仍在对齐累加的流水线操作过程中时，后一条用户多径数据已经开始读取系统定时累加RAM，此时，可能出现前一条用户多径数据仍未写回累加结果，后一条用户多径数据已经开始读取相应位置的数据，此即累加冲突。 在本实施方式中，通过高层控制调度的方式对用户多径数据进行对齐累加处理，避免了前后两条用户多径数据的对齐累加冲突。即前后两条用户多径数据由高层软件安排为不同天线解调出来的多径数据，如果一定是相同天线数据，则高层软件配置屏蔽该条径不进行重构，即保证前后两条径不会发生累加冲突。然而，该方案对于软件操作有约束，且对于实际少天线场景，必然会损失重构抵消性能。此外，本实施方式需要额外增加一个时钟cycle来将8个ip的数据扩展为9个ip (前后插0)，损失了系统1/9的重构累加能力(如果一条多径的累加长度为L个ip，则损失1/L的重构累加能力)。基于上述特点，本实施例提出第二种实施方式。该第二种实施方式与上述第一种实施方式的相同之处在于，同样是以流水线操作方式完成对多条用户多径数据的对齐累加处理，并且一次可以对齐一个ip (可配置的相关长度)。其不同之处在于，该第二种实施方式不需通过高层控制调度即可解决前后两条用户多径数据的对齐累加冲突问题。具体地，如图5所示，作为本实施例的第二种实施方式，上述步骤S102包括步骤S1026，将系统定时的存储空间构造为偶数ip存储单元和奇数ip存储单元，偶数ip存储单元和奇数ip存储单元分别包括若干存储位置，每个存储位置对应一个系统定时的时钟；步骤S1027，根据用户多径数据相对系统定时的多径偏移的类型，分别读出偶数ip存储单元和奇数ip存储单元对应的存储位置的存储数据；其中，用户多径数据相对系统定时的多径偏移的类型包括用户多径数据相对系统定时的多径偏移处于[2n，2n+l)个ip之内，或者用户多径数据相对系统定时的多径偏移处于[2n+l，2n+2)个ip之内，其中n为整数。对于多条用户多径数据，当前后连续两条用户多径数据串行进行对齐累加时，根据前后两条用户多径数据相对系统定时的多径偏移，存在4种组合情况，都可能会发生读写累加RAM冲突(后续将作详细描述)。步骤S1028，将偶数ip存储单元和奇数ip存储单元对应的存储位置的存储数据与用户多径数据进行对齐累加；步骤S1029，将累加完成后的偶数ip存储单元或奇数ip存储单元对应的存储位置的累加结果写回系统定时对应的存储位置。在本实施方式中，将对齐到系统定时的累加RAM切分为偶数ip存储单元(Even ipRAM)和奇数ip存储单元(Odd ip RAM),偶数ip存储单元和奇数ip存储单元分别包括若干存储位置，每个存储位置对应一个系统定时的时钟。在初始对齐时，系统定时的累加RAM为空，对应的偶数ip存储单元和奇数ip存储单元也为空。在对齐累加时，首先，从系统定时的累加RAM中一次读出一个Even ip和一个Oddip来对齐用户定时的一个ip，之后，根据用户多径数据相对系统定时的多径偏移类型，依次从偶数ip存储单元或奇数ip存储单元读读出一个Even ip或一个Odd ip,结合上一次的奇数ip存储单元或偶数ip存储单元的累加结果，来对齐用户定时的一个ip，以此提高多径对齐效率。
下面以具体实例对本实施方式进行详细说明如图6所示，图6为相对系统定时的多径偏移为0. 5个ip的单条用户多径数据的对齐累加时序不意图。在图6中，f0是用户多径数据fingerO的简写，f0相对系统定时的多径偏移为0. 5个ip。在本实例中，将系统定时的累加RAM切分为Even ip和Odd ip两块RAM，然后按照以下步骤进行对齐累加对于f0的ipO，同时读出对应系统定时Even ip的存储部分和Odd ip的存储部分，图6中分别为Even ip RAM的地址0和Odd ip RAM的地址0，对齐累加fOipO的数据，然后将Even ip RAM地址0的累加结果存回，而Odd ipRAM地址0的累加结果继续等待fOipl的对齐累加；对于f0的ipl，读出对应系统定时Even ip的存储部分，结合Odd ip RAM地址0的累加结果，对应图6中分别为Even ip RAM的地址I和Odd ip RAM的地址0，对齐累加fOipl的数据，然后将Odd ip RAM地址0的累加结果存回，而Even ip RAM地址I的累加结果继续等待f0ip2的对齐累加；f0的ip2到ip6均类似于ipO和ipl的对齐累加，至ip6对齐累加操作完毕之后，Odd ip RAM地址3的累加结果继续等待f0ip7的对齐累加；对于f0的ip7，读出对应系统定时Even ip的存储部分，结合Odd ip RAM地址3的累加结果，对应图6中分别为Even ip RAM的地址4和Odd ip RAM的地址3，对齐累加f0ip7，然后将Even ip RAM地址4和Odd ip RAM地址3的累加结果同时存回。如果f0的多径偏移为1. 5个ip，与图6中f0多径偏移为0. 5个ip的对齐累加过程的不同之处在于，首先需要同时读出Even ip RAM地址I和Odd ipRAM地址0，最后将Even ip RAM地址4和Odd ip RAM地址4 一起写回，如图7所示，图7为相对系统定时的多径偏移为1. 5个ip的单条用户多径数据的对齐累加时序示意图。对应上述图6所示的对齐累加原理，可以得到单条用户多径数据相对系统定时的多径偏移处于[2n，2n+l)个ip之内的通用对齐累加时序，其中n为整数，如图8所示。其中，假设读取系统定时的累加RAM使能之后2个时钟cycle得到RAM输出数据，将累加结果寄存需要lcycle，最后生成的写RAM数据和地址再延迟lcycle，这些延迟均可变。此外,用fOR E(n)表示fORead Even ip RAM地址(n)，fOACC E(n)表示对齐累加fOipO的数据与对应系统定时Even ip地址(n)的存储部分，细线框表示一次对齐累加之后等待下一次的对齐累加，粗线框表示一次或两次对齐累加完毕、准备写回的数据，f0 W E(n)表示写回对应系统定时Even ip的地址(n)。具体地，如图8所示，f0与系统定时偏移处于[2n，2n+l)个ip之内时(n为任意整数)，对于其ipO的对齐累加操作描述如下第0个时钟(clock cycle 0)需要从Even ip RAM的地址n和Odd ip RAM地址n分别读取存储的数据；第2个时钟(clock cycle 2)得到输出结果分别记为E(n)和0(n)；在第3个时钟分别与f0的ipO前一部分、后一部分对齐累加并寄存得到粗线框的fOACCE(n)和细线框的fOACC 0(n)，其中粗线框的fOACC E(n)已经完成了与f0的对齐累加，而细线框的fOACC 0(n)还需要在接下来的第4个时钟与fOipl的前一部分进行对齐累加；因此，在第4个时钟可以将fOACC E(n)写回Even ip RAM的地址n，而在第5个时钟再将fOACC 0(n)写回 Odd ip RAM 的地址 n。
对于fOipl，第I个时钟从Even ip RAM的地址n+1读取存储的数据；第3个时钟得到E(n+1)，第4个时钟细线框fOACC 0(n)与E(n+1)分别与f0的ipl前一部分、后一部分对齐累加并寄存得到粗线框fOACC 0(n)和细线框fOACC E (n+1)，第5个时钟将fOACC0(n)写回Odd ip RAM的地址n。而fOACC E (n+1)将在第5个时钟与ip2进行对齐累加，第6个时钟写回Even ip RAM地址n+1。对于f0ip2 ip7，与ipl操作均类似，唯一不同在于ip7在第10个时钟的对齐累加寄存后直接得到粗线框fOACC E(n+4)和粗线框fOACC 0(n+3)，在第11个时钟将其两者同时分别写回Even ip RAM地址n+4和Odd ip RAM地址n+3。对应上述图7所示的对齐累加原理，可以得到单条径多径偏移相对系统定时处于[2n+l，2n+2)个ip之内的通用对齐累加时序，其中n为任意整数，如图9所示，f0与系统定时偏移处于[2n+l，2n+2)个ip之内时，对于其ipO ip7的对齐累加操作与f0与系统定时偏移处于[2n,2n+l)个ip之内时类似,不同之处仅在于同一时钟时刻读取Even ip RAM或Odd ip RAM的地址不同，以及完成累加写回Even ip RAM或Odd ip RAM的先后顺序不同。由上述第二种实施方式可知，优化后的单径对齐累加方案采用8个cycle来对齐累加8个ip的数据，不会损失系统的重构抵消能力，提高了系统用户多径数据的对齐累加效率。以下详细描述前后两条用户多径数据的对齐累加及冲突解决的时序如图8所示，f0之后的第8个时钟后一条多径数据f I的ipO到达，需要读取Evenip RAM 或 Odd ip RAM 的某个地址，而此时(clock cycle 8) fOACCE (n+2)、fOACC 0(n+2)、fOACC E (n+3)、fOACC 0(n+3)、fOACC E (n+4)尚未写回 Even ip RAM 或 Odd ip RAM。如果后一条多径fl相对系统定时的偏移与f0相对系统定时的偏移差别很大,则一切正常按照图8或图9的规则进行对齐累加的流水操作；而当后一条多径f I相对系统定时的偏移处于一定范围之内时，则ipO可能 需要去读取这5个地址的数据(如fl多径偏移等于(2n+4)个ip，则ipO在第8个时钟需要去读取E (n+2)和0 (n+2))，此时，就发生前后两条径对齐累加时对累加RAM操作冲突(包括同时读写同一地址；或者前一条径的累加结果尚未写回某地址，而后一条径已经要读取该地址)。对于这种冲突情况，前一条径的累加、写回操作仍按照既定的规则进行，后一条径在累加时则放弃从Even ip RAM或Odd ip RAM读出的数据，而选择从前一条径的累加、写回操作流水线不同阶段上获取相应的数据，作为真正待累加的结果与ipO进行对齐累加。举例说明，如fl多径偏移等于(2n+4)个ip，则其ipO在第8个时钟需要去读取Even ip RAM的地址(n+2)和Odd ip RAM的地址(n+2)，并预计在第10个时钟得到E (n+2)和0(n+2)，而f0在第8个时钟正要写回￡(11+2)，而0(11+2)将在第9个时钟才能写回。针对该冲突，可以将第8个时钟正要写回的E(n+2) (fOW E(n+2))延迟2个时钟，在第10个时钟将其看作是从Even ip RAM地址(n+2)读出的结果；将第9个时钟正要写回的0 (n+2)(fOW 0(n+2))延迟I个时钟，在第10个时钟将其看作是从Odd ip RAM地址(n+2)读出结果。由于f0的流水线操作仅在第8 11个时钟(取决于实际流水线级数)有未完成的步骤，因此H仅有ipO ip3可能会与之发生读写累加RAM冲突，冲突处理均如上所述处理，即当发生冲突时，从前一条径的对齐累加流水线阶段上取相应的数据(可能需要添加不同的延迟)，看作从Even ip RAM或Odd ip RAM中读出的结果,来参与接下来的对齐、累加、写回等操作。图9中fl与系统定时的偏移处于一定范围之内时，其ipO ip3读取Even ipRAM或Odd ip RAM时如果与f0的流水线操作发生对累加RAM操作冲突，则与上面的描述完全类似地，从f0的流水线不同阶段上取相应的数据(可能需要添加不同的延迟)，看作从RAM中读出的结果，来参与接下来的对齐、累加、写回等操作。如上所述，用户多径数据相对系统定时的多径偏移的类型有两种，一种是用户多径数据相对系统定时的多径偏移处于[2n，2n+l)个ip之内，另一种是用户多径数据相对系统定时的多径偏移处于[2n+l，2n+2)个ip之内，其中n为任意整数。当前后连续两条用户多径数据串行进行对齐累加时，根据前后两条用户多径数据相对系统定时的多径偏移，具有4种组合情况，都可能会发生读写累加RAM冲突。该4种组合情况包括(1) (f0 offset G [2n,2n+l)ip)&&(fl offset G [2X，2X+l)ip)；(2) (fO offset G [2n,2n+l)ip)&&(fl offset G [2X+1, 2X+2) ip)；(3) (fO offset G [2n+l,2n+2)ip)&&(fl offset G [2X，2X+l)ip)；(4) (fO offset G [2n+l,2n+2)ip)&&(fl offset G [2X+1，2X+2) ip)。
其中，n、X均为整数。假设在后一条径fl到来的前a个cycle，前一条径fO由于流水线操作仍有b个ip的累加结果仍未写回Even ip RAM或Odd ip RAM。如果fO与f I前后两条径之间的偏移比较大，则f I不会使用/读出这些尚未写回的累加结果，则f I如fO —样，正常按照如前所述的对齐累加过程进行对齐累加操作；如果fO与H前后两条径之间的偏移满足一定的关系，则fl会使用/读出fO这些尚未写回的累加结果，由此发生读写冲突，此时，后一条径fl的对齐累加操作则需要对这些冲突情况进行检测并分别处理。当前待累加的用户多径数据输入后，首先判断与前一条用户多径数据之间的偏移关系，再根据冲突情况进行冲突累加解决，判断冲突情况时，首先判断前后两条径的多径偏移属于上述4类组合情况中哪一种，再具体分析是哪种冲突情况。根据不同的冲突情况，从流水线上的不同阶段取数据进行对齐累加，比如从偶数ip存储单元、奇数ip存储单元对应的存储位置、累加流水线阶段或写回流水阶段获取对应的累加结果，并将该对应的累加结果与当前用户多径数据进行对齐累加，从而有效的解决前后两条用户多径数据对齐累加发生读写累加RAM冲突的问题，此外，对于更多条用户多径数据的对齐累加，比如N条用户多径数据串行的对齐累加，在操作每一条径时仅仅涉及当前条径与其前一条径、当前条径与其后一条径之间的相关冲突关系，并采用上述方案解决冲突累加问题，以提高干扰抵消系统的处理能力。本实施例通过用户定时与系统定时相互对齐的方式对用户多径数据进行对齐累加处理，一个系统时钟可对齐累加一个相关长度的用户多径数据，且该相关长度可配置，最终实现了将用户定时对齐到系统定时，提高了 WCDMA系统的多径对齐累加效率，解决前后多径对齐累加RAM读写冲突的问题，大大提升WCDMA系统干扰抵消系统的处理能力。如图10所示，本发明一实施例提出一种多径对齐累加装置，包括数据接收模块201以及对齐累加模块202，其中数据接收模块201，用于接收重构后的用户多径数据；对齐累加模块202，用于通过用户定时与系统定时相互对齐的方式对用户多径数据进行对齐累加处理。本实施例多径对齐累加装置首先通过数据接收模块201接收重构后的用户多径数据，多条用户多径数据根据反射、衍射的路径延迟不同，相对系统定时的多径偏移不同，然后，由对齐累加模块202通过用户定时与系统定时相互对齐的方式对用户多径数据进行对齐累加处理。在本实施例中，用户多径数据的对齐累加处理过程均以流水线操作方式完成，并且一次可以对齐一个ip (可配置的相关长度)，即相当于一个时钟cycle内对齐一个可配置的相关长度，其最终目的是将实现用户定时与系统定时的对齐，并提高用户多径数据的对齐累加处理效率，解决系统对齐累加的冲突问题。下面以两种具体的实施方式详细说明本实施例中对齐累加模块202通过用户定时与系统定时相互对齐的方式对用户多径数据进行对齐累加处理的过程。如图11所示，作为本实施例的第一种实施方式，上述对齐累加模块202包括获取单元2021、构造单元2022、读取单元2023、累加单元2024以及写回单元2025，其中
获取单元2021，用于获取用户多径数据相对系统定时的多径偏移；
构造单元2022，用于在用户多径数据的两端对应多径偏移小于一个相关长度内填0，构造对齐后的用户多径数据；读取单元2023，用于根据对齐后的用户多径数据，读出系统定时对应的存储位置的存储数据；累加单元2024，用于将读出的系统定时对应的存储位置的存储数据与对齐后的用户多径数据进行累加；写回单元2025，用于将累加后的用户多径数据写回至系统定时对应的存储位置。对齐累加模块202还用于通过高层控制调度的方式对用户多径数据进行对齐累加防冲突处理。本实施方式中，可以对齐累加处理一条用户多径数据，也可以对齐累加处理多条用户多径数据，对于多条用户多径数据的对齐累加，均是以流水线操作方式完成，并且一次可以对齐一个ip (可配置的相关长度)。首先将用户多径数据对齐到系统定时，得到对齐后的用户多径数据，然后，利用对齐后的用户多径数据，再读取系统定时对应位置的存储数据，进行累加，最后将累加结果存回系统定时的对应位置。具体地，以图4所示的一条用户多径数据(fingerO)的对齐累加处理为例该fingerO包括ipO到ip7共8个ip的数据,每个ip的相关长度可配置。首先，将fingerO对齐到系统定时，即在fingerO的两端，对应偏移小于一个相关长度(可配置)以内填0，得到一个从SipO到sip8的对齐的用户多径数据。
再利用SipO到sip8对齐的用户多径数据，读出系统定时对应位置的存储数据，进行累加，然后存回。该实施方式可以通过一个时钟对齐累加一个可配置的相关长度，相比现有技术，系统用户多径数据的对齐累加效率得到提高。关于用户多径数据的累加冲突，即前一条用户多径数据仍在对齐累加的流水线操作过程中时，后一条用户多径数据已经开始读取系统定时累加RAM，此时，可能出现前一条用户多径数据仍未写回累加结果，后一条用户多径数据已经开始读取相应位置的数据，此即累加冲突。在本实施方式中，通过高层控制调度的方式对用户多径数据进行对齐累加处理，避免了前后两条用户多径数据的对齐累加冲突。即前后两条用户多径数据由高层软件安排为不同天线解调出来的多径数据，如果一定是相同天线数据，则高层软件配置屏蔽该条径不进行重构，即保证前后两条径不会发生累加冲突。然而，该方案对于软件操作有约束，且对于实际少天线场景，必然会损失重构抵消性能。此外，本实施方式需要额外增加一个时钟cycle来将8个ip的数据扩展为9个ip (前后插0)，损失了系统1/9的重构累加能力(如果一条多径的累加长度为L个ip，则损失1/L的重构累加能力)。基于上述特点，本实施例提出第二种实施方式。该第二种实施方式与上述第一种实施方式的相同之处在于，同样是以流水线操作方式完成对多条用户多径数据的对齐累加处理，并且一次可以对齐一个ip (可配置的相关长度)。其不同之处在于，该第二种实施方式不需通过高层控制调度即可解决前后两条用户多径数据的对齐累加冲突问题。
具体地，在第二种实施方式中上述构造单元2022，还用于将系统定时的存储空间构造为偶数ip存储单元和奇数ip存储单元，偶数ip存储单元和奇数ip存储单元分别包括若干存储位置，每个存储位置对应一个系统定时的时钟；读取单元2023，还用于根据用户多径数据相对系统定时的多径偏移的类型，分别读出偶数ip存储单元和奇数ip存储单元对应的存储位置的存储数据；累加单元2024，还用于将偶数ip存储单元和奇数ip存储单元对应的存储位置的存储数据与用户多径数据进行对齐累加；写回单元2025，还用于将累加完成后的偶数ip存储单元或奇数ip存储单元对应的存储位置的累加结果写回系统定时对应的存储位置。同时，对齐累加模块202还用于当前后两条用户多径数据发生读写冲突时，从偶数ip存储单元、奇数ip存储单元对应的存储位置、累加流水线阶段或写回流水阶段获取对应的累加结果，并将该对应 的累加结果与当前用户多径数据进行对齐累加。其中，用户多径数据相对系统定时的多径偏移的类型包括用户多径数据相对系统定时的多径偏移处于[2n，2n+l)个ip之内，或者用户多径数据相对系统定时的多径偏移处于[2n+l，2n+2)个ip之内，其中n为整数。对于多条用户多径数据，当前后连续两条用户多径数据串行进行对齐累加时，根据前后两条用户多径数据相对系统定时的多径偏移，存在4种组合情况，都可能会发生读写累加RAM冲突。具体地，在本实施方式中，将对齐到系统定时的累加RAM切分为偶数ip存储单元(Even ip RAM)和奇数ip存储单元(Odd ip RAM),偶数ip存储单元和奇数ip存储单元分别包括若干存储位置，每个存储位置对应一个系统定时的时钟。在初始对齐时，系统定时的累加RAM为空，对应的偶数ip存储单元和奇数ip存储单元也为空。在对齐累加时，首先，从系统定时的累加RAM中一次读出一个Even ip和一个Oddip来对齐用户定时的一个ip，之后，根据用户多径数据相对系统定时的多径偏移类型，依次从偶数ip存储单元或奇数ip存储单元读读出一个Even ip或一个Odd ip,结合上一次的奇数ip存储单元或偶数ip存储单元的累加结果，来对齐用户定时的一个ip，以此提高多径对齐效率。下面以具体实例对本实施方式进行详细说明如图6所示，fO是用户多径数据fingerO的简写，fO相对系统定时的多径偏移为
0.5 个 ip。在本实例中，将系统定时的累加RAM切分为Even ip和Odd ip两块RAM，然后按照以下步骤进行对齐累加对于fO的ipO，同时读出对应系统定时Even ip的存储部分和Odd ip的存储部分，图6中分别为Even ip RAM的地址0和Odd ip RAM的地址0，对齐累加fOipO的数据，然后将Even ip RAM地址0的累加结果存回，而Odd ipRAM地址0的累加结果继续等待fOipl的对齐累加；对于fO的ipl，读出对应系统定时Even ip的存储部分，结合Odd ip RAM地址0的累加结果，对应图6中分别为Even ip RAM的地址I和Odd ip RAM的地址0，对齐累加fOipl的数据，然后将Odd ip RAM地址0的累加结果存回，而Even ip RAM地址I的累加结果继续等待f0ip2的对齐累加；fO的ip2到ip6均类似于ipO和ipl的对齐累加，至ip6对齐累加操作完毕之后，Odd ip RAM地址3的累加结果继续等待f0ip7的对齐累加；对于fO的ip7，读出对应系统定时Even ip的存储部分，结合Odd ip RAM地址3的累加结果，对应图6中分别为Even ip RAM的地址4和Odd ip RAM的地址3，对齐累加f0ip7，然后将Even ip RAM地址4和Odd ip RAM地址3的累加结果同时存回。如果fO的多径偏移为1. 5个ip，与图6中fO多径偏移为0. 5个ip的对齐累加过程的不同之处在于，首先需要同时读出Even ip RAM地址I和Odd ipRAM地址0，最后将Even ip RAM地址4和Odd ip RAM地址4 一起写回，如图7所示，图7为相对系统定时的多径偏移为1. 5个ip的单条用户多径数据的对齐累加时序示意图。对应上述图6所示的对齐累加原理，可以得到单条用户多径数据相对系统定时的多径偏移处于[2n，2n+l)个ip之内的通用对齐累加时序，其中n为整数，如图8所示。其中，假设读取系统定时的累加RAM使能之后2个时钟cycle得到RAM输出数据，将累加结果寄存到lcycle，最后生成的写RAM数据和地址再延迟lcycle，这些延迟均可变。此外，用fOR E(n)表示fORead Even ip RAM地址(n)，fOACC E(n)表示对齐累加fOipO的数据与对应系统定时Even ip地址(n)的存储部分，细线框表示一次对齐累加之后等待下一次的对齐累加，粗线框表示一次或两次对齐累加完毕、准备写回的数据，fOW E(n)表示写回对应系统定时Even ip的地址(n)。对应上述图7所示的对齐累加原理，可以得到单条径多径偏移相对系统定时处于[2n+l，2n+2)个ip之内的通用对`齐累加时序，其中n为整数，如图9所示。由上述第二种实施方式可知，优化后的单径对齐累加方案采用8个cycle来对齐累加8个ip的数据，不会损失系统的重构抵消能力，提高了系统用户多径数据的对齐累加效率。如上所述，用户多径数据相对系统定时的多径偏移的类型有两种，一种是用户多径数据相对系统定时的多径偏移处于[2n，2n+l)个ip之内，另一种是用户多径数据相对系统定时的多径偏移处于[2n+l，2n+2)个ip之内，其中n为整数。当前后连续两条用户多径数据串行进行对齐累加时，根据前后两条用户多径数据相对系统定时的多径偏移，具有4种组合情况，都可能会发生读写累加RAM冲突。该4种组合情况包括(I) (fO offset G [2n,2n+l)ip)&&(fl offset G [2X，2X+l)ip)；(2) (fO offset G [2n, 2n+l) ip)&&(fl offset G [2X+1, 2X+2) ip)；(3) (fO offset G [2n+l, 2n+2) ip)&&(fl offset G [2X，2X+l)ip)；(4) (fO offset G [2n+l, 2n+2) ip)&&(fl offset G [2X+1，2X+2) ip)。其中，n、X均为整数。假设在后一条径fl到来的前a个cycle，前一条径fO由于流水线操作仍有b个ip的累加结果仍未写回Even ip RAM或Odd ip RAM。如果fO与fl前后两条径之间的偏移比较大，则fl不会使用/读出这些尚未写回的累加结果，则fl如fO —样，正常按照如前所述的对齐累加过程进行对齐累加操作；如果fO与n前后两条径之间的偏移满足一定的关系，则fi会使用/读出fo这些尚未写回的累加结果，由此发生读写冲突，此时，后一条径fi的对齐累加操作则需要对这些冲突情况进行检测并分别处理。当前待累加的用户多径数据输入后，首先判断与前一条用户多径数据之间的偏移关系，再根据冲突情况进行冲突累加解决，判断冲突情况时，首先判断前后两条径的多径偏移属于上述4类组合情况中哪一种，再具体分析是哪种冲突情况。根据不同的冲突情况，从流水线上的不同阶段取数据进行对齐累加，比如从偶数ip存储单元、奇数ip存储单元对应的存储位置、累加流水线阶段或写回流水阶段获取对应的累加结果，并将该对应的累加结果与当前用户多径数据进行对齐累加，从而有效的解决前后两条用户多径数据对齐累加发生读写累加RAM冲突的问题，此外，对于更多条用户多径数据的对齐累加，比如N条用户多径数据串行的对齐累加，在操作每一条径时仅仅涉及当前条径与其前一条径、当前条径与其后一条径之间的相关冲突关系，并采用上述方案解决冲突累加问题，以提高干扰抵消系统的处理能力。本实施例通过用户定时与系统定时相互对齐的方式对用户多径数据进行对齐累加处理，一个系统时钟可对齐累加一个相关长度的用户多径数据，且该相关长度可配置，最终实现了将用户定时对齐到系统定时，提高了 WCDMA系统的多径对齐累加效率，解决前后多径对齐累加RAM读写冲突的问题，大大提升WCDMA系统干扰抵消系统的处理能力。
以上所述仅为本发明的优选实施例，并非因此限制本发明的专利范围，凡是利用本发明说明书及附图内容所作的等效结构或流程变换，或直接或间接运用在其它相关的技术领域，均同理包括在本发明的专 利保护范围内。
权利要求
1.一种多径对齐累加方法，其特征在于，包括以下步骤 接收重构后的用户多径数据； 通过用户定时与系统定时相互对齐的方式对所述用户多径数据进行对齐累加处理。
2.根据权利要求1所述的方法，其特征在于，所述用户多径数据的对齐累加处理过程以流水线操作方式完成。
3.根据权利要求1所述的方法，其特征在于，所述通过用户定时与系统定时相互对齐的方式对所述用户多径数据进行对齐累加处理的步骤包括 获取用户多径数据相对系统定时的多径偏移； 在所述用户多径数据的两端，对应多径偏移小于一个可配置的相关长度ip内填O，构造对齐后的用户多径数据； 根据所述对齐后的用户多径数据，读出所述系统定时对应的存储位置的存储数据； 将读出的所述系统定时对应的存储位置的存储数据与所述对齐后的用户多径数据进行累加； 将累加后的用户多径数据写回至所述系统定时对应的存储位置。
4.根据权利要求3所述的方法，其特征在于，还包括 通过高层控制调度的方式对所述用户多径数据进行对齐累加防冲突处理。
5.根据权利要求1所述的方法，其特征在于，所述通过用户定时与系统定时相互对齐的方式对所述用户多径数据进行对齐累加处理的步骤包括 将所述系统定时的存储空间构造为偶数ip存储单元和奇数ip存储单元，所述偶数ip存储单元和奇数ip存储单元分别包括若干存储位置，每个存储位置对应一个系统定时的时钟； 根据所述用户多径数据相对所述系统定时的多径偏移的类型，分别读出所述偶数ip存储单元和奇数ip存储单元对应的存储位置的存储数据； 将所述偶数ip存储单元和奇数ip存储单元对应的存储位置的存储数据与所述用户多径数据进行对齐累加； 将累加完成后的所述偶数ip存储单元或奇数ip存储单元对应的存储位置的累加结果写回所述系统定时对应的存储位置。
6.根据权利要求5所述的方法，其特征在于，所述通过用户定时与系统定时相互对齐的方式对所述用户多径数据进行对齐累加处理的步骤进一步还包括 当前后两条用户多径数据发生读写冲突时，从所述偶数ip存储单元、奇数ip存储单元对应的存储位置、累加流水线阶段或写回流水阶段获取对应的累加结果，并将该对应的累加结果与当前用户多径数据进行对齐累加。
7.根据权利要求5或6所述的方法，其特征在于，所述用户多径数据相对所述系统定时的多径偏移的类型包括用户多径数据相对系统定时的多径偏移处于[2n，2n+l)个ip之内，或者用户多径数据相对系统定时的多径偏移处于[2n+l，2n+2)个ip之内，其中η为整数。
8.一种多径对齐累加装置，其特征在于，包括 数据接收模块，用于接收重构后的用户多径数据； 对齐累加模块，用于通过用户定时与系统定时相互对齐的方式对所述用户多径数据进行对齐累加处理。
9.根据权利要求8所述的装置，其特征在于，所述对齐累加模块还用于以流水线操作方式对所述用户多径数据进行对齐累加处理。
10.根据权利要求8所述的装置，其特征在于，所述对齐累加模块包括 获取单元，用于获取用户多径数据相对系统定时的多径偏移； 构造单元，用于在所述用户多径数据的两端，对应多径偏移小于一个相关长度内填0，构造对齐后的用户多径数据； 读取单元，用于根据所述对齐后的用户多径数据，读出所述系统定时对应的存储位置的存储数据； 累加单元，用于将读出的所述系统定时对应的存储位置的存储数据与所述对齐后的用户多径数据进行累加； 写回单元，用于将累加后的用户多径数据写回至所述系统定时对应的存储位置。
11.根据权利要求10所述的装置，其特征在于，所述对齐累加模块还用于通过高层控制调度的方式对所述用户多径数据进行对齐累加防冲突处理。
12.根据权利要求10所述的装置，其特征在于， 所述构造单元，还用于将所述系统定时的存储空间构造为偶数ip存储单元和奇数ip存储单元，所述偶数ip存储单元和奇数ip存储单元分别包括若干存储位置，每个存储位置对应一个系统定时的时钟； 所述读取单元，还用于根据所述用户多径数据相对所述系统定时的多径偏移的类型，分别读出所述偶数ip存储单元和奇数ip存储单元对应的存储位置的存储数据； 所述累加单元，还用于将所述偶数ip存储单元和奇数ip存储单元对应的存储位置的存储数据与所述用户多径数据进行对齐累加； 所述写回单元，还用于将累加完成后的所述偶数ip存储单元或奇数ip存储单元对应的存储位置的累加结果写回所述系统定时对应的存储位置。
13.根据权利要求12所述的装置，其特征在于，所述对齐累加模块还用于当前后两条用户多径数据发生读写冲突时，从所述偶数ip存储单元、奇数ip存储单元对应的存储位置、累加流水线阶段或写回流水阶段获取对应的累加结果，并将该对应的累加结果与当前用户多径数据进行对齐累加。
全文摘要
本发明涉及一种多径对齐累加方法及装置，其方法包括接收重构后的用户多径数据；通过用户定时与系统定时相互对齐的方式对用户多径数据进行对齐累加处理。本发明通过用户定时与系统定时相互对齐的方式对用户多径数据进行对齐累加处理，一个系统时钟可对齐累加一个相关长度的用户多径数据，且该相关长度可配置，最终实现了将用户定时对齐到系统定时，提高了WCDMA系统的多径对齐累加效率，解决前后多径对齐累加RAM读写冲突的问题，大大提升WCDMA系统干扰抵消系统的处理能力。
文档编号H04B1/711GK103051357SQ20111030961
公开日2013年4月17日 申请日期2011年10月13日 优先权日2011年10月13日
发明者张林生, 冯立国, 洪思华 申请人:中兴通讯股份有限公司