专利名称：共享存储器的多视频频道显示装置和方法
共享存储器的多视频频道显示装置和方法本申请是申请日为2007年4月18日、题为“共享存储器的多视频频道显示装置和方法”的发明专利申请No. 200780014180. 7的分案申请。相关申请交叉引用本申请要求以下申请的优先权，并且这些申请中的每个的公开通过引用整体结合于此2006年4月18日提交的美国临时申请No.60/793J88、2006年4月18日提交的美国临时申请No. 60/793，276、2006年4月18日提交的美国临时申请No. 60/793，277、以及 2006年4月18日提交的美国临时申请No. 60/793，275。
背景技术：
传统上，多视频频道电视显示屏具有双频道视频处理芯片，使得用户能够在显示屏的多个部分上同时观看一个或多个频道。这种在一个画面中显示一个画面的形式通常被称作画中画，或者PIP。图IA是在长宽比为4 3的显示屏的多个部分上显示两个频道的示例。屏幕100A在屏幕的主要部分上显示第一频道112，同时在屏幕的小的多的部分上显示第二频道122。图IB是在屏幕的不同部分上具有基本相同的长宽比的第一频道和第二频道的显示的示例，下面将更详细地描述该示例。图2中示出了用于产生PIP显示100A的典型电视系统。电视显示系统200包括 电视广播信号202、混合TV调谐器210、基带输入观0、解调器220、MPEG编解码器230、片外 (off-chip)存储设备M0、片外存储器300、视频处理器250、以及外部组件270 (例如，显示器)。混合TV调谐器210可以调谐到由电视广播信号202提供的一个或多个电视频道。混合TV调谐器210可以将数字电视信号提供给解调器220并且将模拟信号分量(例如，复合视频广播信号(CVBQ)提供给视频处理器250。另外，基带输入280可以接收各种电视信号 (例如，CVBS、S-视频、分量等)，并且将它们提供给视频处理器250。其它外部的数字或模拟信号(例如，DVI或高清(HD))也可以被提供给视频处理器250。视频被解调器220解调，然后被MPEG编解码器230解压缩。MPEG编解码器230所要求的一些操作可能使用片外存储设备240来存储数据。然后视频处理器250 (其可能是双频道处理芯片)对数字信号进行处理以便产生合适的信号沈0以在外部组件270上显示。 视频处理器250可以使用片外存储器300来执行存储器密集视频处理操作，例如，降噪和去交织；3D YC分离和帧率转换(FRC)。在这些PIP应用中，一般认为第一频道112比第二频道122更重要。用来产生PIP 的一般的双频道处理芯片更重视第一频道视频管道的质量，所述第一频道视频管道产生了对第一频道112的较大的显示。第二频道视频管道产生质量较低的第二频道122的较小的显示，以便降低成本。例如，可以对第一频道视频管道实现诸如去交织、降噪和视频解码之类的3-D视频处理操作，而对第二频道视频管道仅实现2-D视频处理操作。3-D视频处理操作指在空间和时间域中处理视频的操作，通常缓冲在处理操作中使用的一帧或多帧视频。 相反，2-D视频处理操作仅在空间域中处理视频，仅对当前帧的视频操作。随着长宽比为16 9的宽屏显示屏出现，迫切需要在同一屏幕上显示具有相同大小或者4 3长宽比的两个频道。这种应用形式通常被称作画和画(PAP)。在图IB中，屏幕100B显示了第一频道110，并且在该屏幕的第二部分上显示了具有基本相同的长宽比的第二频道120。在这些应用中，应当按照与第二频道类似的质量来产生第一频道。从而对第一和第二视频频道管道的3-D视频处理的实现方式需要产生两个高质量的视频图像。执行3-D视频处理来产生期望的显示一般要求存储器密集操作，存储器密集操作必需在适于在不损失质量和完整性的情况下显示图像的时间帧内被执行。存储器操作与要求3-D视频处理的频道的数目成正比地增长。一般的双视频处理芯片缺乏处理两个高质量的视频信号的能力，因此在日益需要显示两个高视频质量的频道时过时了。一般的双视频处理芯片缺乏处理多个高质量视频信号的能力的一个原因在于在视频处理器和片外存储器之间所要求的大量的数据带宽。传统上，视频处理芯片流水线的一部分包括降噪器和去交织器，它们每个都要求与片外存储器之间的高数据带宽。具体而言，降噪器主要通过将一场与下一场相比较并且去除该场中的在每场中都不同的部分来工作的。因此，降噪器需要至少两场的存储量以与当前场相比较。去交织器读出已存储的两场并且将它们组合，从而反转交织操作。图3示出了一般的视频处理器的降噪器和去交织器的片外存储器访问操作。视频处理流水线的一部分包括降噪器330、去交织器340和片外存储器300，片外存储器300至少包含四个场缓冲部件310、311、312和313。在第一场间隔期间，降噪器330读取场缓冲部件310并将其与视频信号320相比较，产生降低了噪声的新场，并将该场输出322写到两个场缓冲部件311和312。先前存储在场缓冲部件311和312中的内容被分别拷贝到场缓冲部件310和313。因此，在该场间隔结束时，降噪器330的场输出322被存储在场缓冲部件311和312中，而先前存储在场缓冲部件311和312中的场现在分别被存储在场缓冲部件310和313中。在下一个场间隔期间，去交织器340读取包含在前一场间隔来自降噪器330的场输出的场缓冲部件312，并且去交织器340读取包含曾被存储在场缓冲部件312中的、在本场间隔之前的场间隔来自降噪器330的场输出的场缓冲部件313。去交织器340还读取当前场间隔的降噪器330的场输出322。去交织器340对这些场片断进行处理，并且组合它们来向视频流水线中的下一个模块提供去交织输出342。前述示例性视频流水线部分对单个频道执行这些操作，并且对每个额外的频道复用其操作。因此，由于存储器访问带宽与在同一个间隔中必需被写入/读取的数据的量成正比地增大，所以对多个频道执行降噪和去交织将以此方式增大数据带宽。上述视频处理操作的这种难以执行的带宽需求限制了同时执行这些操作的能力。因此，希望具有系统和方法，用于减小一个或多个频道的一个或多个视频流水线级的各个部件中的存储器访问带宽，以便产生具有多个高质量视频频道流的显示。
发明内容
根据本发明的原理，提供了系统和方法，用于减小一个或多个频道的一个或多个视频流水线级的各个部件中的存储器访问带宽，以便产生具有多个高质量视频频道流的显示。
提供了用于共享视频处理系统中的存储器的系统和方法。第一场缓冲区的先前存储的内容可以被移动到第二场缓冲区。第一经降噪活动场可以被存储到第一场缓冲区中。 第二场缓冲区的先前存储的内容可以被提供给降噪器和去交织器。第一场缓冲区的先前存储的内容可以被提供给去交织器。根据本发明的原理，提供了方法和装置，用于减小一个或多个频道的一个或多个视频流水线级的各个部件中的存储器访问带宽，以便产生具有多个高质量视频频道流的显示。双视频处理器可以接收可能为不同格式的一个或多个模拟或数字信号。可以提供能够在一种或多种视频模式中对两个同时的视频信号进行解码的双视频解码器(例如，NTSC/ PAL/SECAM视频解码器)。在这些视频模式之一中，双视频解码器可以执行时分复用来共享在对视频信号进行解码时使用的至少一个组件，例如，模数转换器。视频解码器的输出或者由系统中的另一个组件提供的另一组视频信号可以被提供给信号处理电路(例如，降噪器和/或去交织器)。该信号处理电路可以访问存储器设备来存储各种场线。该信号处理电路所需的所存储的场线中的一些可以被共享。对一些存储的场线进行共享减小了总体存储器带宽和容量需求。该信号处理电路能够执行多场线处理。可以提供一组场线缓冲区来存储多个场片断的场线，并且可以将数据提供给该信号处理电路的相应输入。为了进一步减少存储设备，还可以在信号处理电路之间共享一些场线缓冲区。视频解码器的输出或者由系统中的另一个组件提供的另一组视频信号可以被提供给一个或多个缩放器来产生经不同缩放的视频信号。缩放器可以被配置来放置在下述位置中的多个插槽中存储器之前、存储器之后、或者如果不需要存储器访问的话被放置在之前或之后(即，存储器之间)。如果要放大视频信号，则缩放器可以被放置在存储器之后以便减少存储到存储器中的数据的量。如果要缩小视频信号，则缩放器可以被放置在存储器之前以便减少存储到存储器中的数据的量。或者，一个缩放器可以被配置来放置在存储器之前，而另一个缩放器可以被配置来放置在存储器之后，从而提供被不同缩放的两个视频信号(即，一个可以是放大的而另一个可以是缩小到)同时减少存储器存储的量和带宽。视频解码器的输出或者由系统中的另一个组件提供的另一组视频信号可以被提供给一个或多个帧率转换单元。空白时间优化器(BTO)可以以第一时钟速率接收与视频信号的一帧的一条场线相关的数据。该BTO可以判定在接收该帧的下一条场线之前可用的最大时间量。基于该判定，该BTO可以以第二时钟速率向存储器发送该帧的该条场线或者接收该帧的该条场线。用于存储器访问的第二时钟速率可以比第一时钟速率低很多，从而降低存储器带宽并且使得在场线之间具有较短可用时间量的另一个视频信号能够更快地访问存储器。从而，该BTO实质上按照促进对存储器带宽的高效利用的方式分配了来自若干个存储器客户(即，请求存储器访问的单元)的存储器访问。BTO的视频信号输出或者由系统中的另一个组件提供的另一组视频信号可以被提供给覆盖引擎来进一步处理。在该覆盖引擎中，两个或更多个视频信号可以被覆盖，并且被提供给颜色管理单元(CMU)。该CMU可以接收经覆盖的视频信号，并且可以按照部分来对经覆盖的视频信号进行处理。在接收到指示出经覆盖视频信号的一部分对应于第一视频信号的指示时，该CMU可以利用与第一视频信号部分相对应的参数对该视频信号部分进行处理并提供输出。或者，在接收到指示出经覆盖视频信号的一部分对应于第二视频信号的指示时，该CMU可以利用与第二视频信号部分相对应的参数对该视频信号部分进行处理并提供输出。覆盖引擎中的多平面(M-平面)覆盖电路可以接收两个或更多个视频信号(其中这些信号中的一个可由CMU提供)并且提供经覆盖信号。视频信号可以包括优先级指示符， 并且覆盖电路然后可以基于该优先级指示符来对信号进行覆盖。覆盖引擎的输出或者由系统中的另一个组件提供的另一组视频信号可以是连续的，并且可以被提供给主和/或辅助输出级。或者，视频信号可以绕过覆盖引擎并且被提供给主和/或辅助输出级。在主和/或辅助输出级中，视频信号可以经格式转换或处理来满足主和/或辅助输出级(例如，显示设备和记录设备)的需求。
在结合附图考虑了下面的详细描述之后，将清楚本发明的上述和其他目的及优点，在附图中类似的符号指代类似的部分，并且其中图IA和IB是在同一屏幕的多个部分上显示的两个频道的示例图示；图2是产生PIP显示的图示；图3是一般的视频处理器中的降噪器和去交织器的片外存储器访问操作的图示；图4是根据本发明的原理的电视显示系统的图示；图5是根据本发明的原理的双视频处理器的板上视频处理部件的功能的详细图示；图6是根据本发明的原理的时钟发生系统的图示；图7-9是根据本发明原理的产生视频信号的三个模式的图示；图10是根据本发明原理的使用两个解码器来产生三个视频信号的示例性实现方式的图示；图11是根据本发明原理的时分复用两个视频信号的两部分的示例性定时图；图12是根据本发明原理的双视频处理器的前端视频流水线的功能的详细图示；图13是根据本发明原理的降噪器和去交织器的片外存储器访问操作的图示；图14是根据本发明原理的降噪器和去交织器的片外存储器访问操作的示例性说明定时图；图15是根据本发明原理的多场线处理的图示；图16是根据本发明原理的执行帧率转换和缩放的详细图示；图17是根据本发明原理的缩放器定位模块的图示；图18是根据本发明原理的BTO复用器的操作的说明示例；图19是根据本发明原理的双视频处理器的颜色处理和频道融和(CPCB)视频流水线的详细图示；图20是根据本发明原理的覆盖引擎的详细图示；图21是根据本发明原理的颜色管理单元的详细图示；图22是根据本发明原理的双视频处理器的后端视频流水线的详细图示。
具体实施例方式本发明涉及这样的方法和装置，所述方法和装置用于在一个或多个频道的多个视频流水线级的各个部件中减小存储器访问带宽并且共享存储器和其他处理资源，以便产生一个或多个高质量信号。图4示出了根据本发明原理的电视显示系统。图4中示出的电视显示系统可以包括电视广播信号202、双调谐器410、MPEG编解码器230、片外存储设备M0、片外存储器 300、双视频处理器400、存储器接口 530、以及至少一个外部组件270。双调谐器410可以接收电视广播信号202并且产生第一视频信号412和第二视频信号414。视频信号412和414 然后可以被提供给双解码器420。双解码器420被示为在双视频处理器400的内部，但是也可以在双视频处理器400的外部。双解码器420可以对第一和第二视频信号412和414执行与解码器220 (图2)类似的功能。双解码器420至少可以包括复用器4M和两个解码器 422。在替换布置中，复用器4 和一个或两个解码器422可以在双解码器420外部。解码器422提供经解码视频信号输出似6和428。应当理解，解码器422可以是不同于MPEG解码器的任意NTSC/PAL/SECAM解码器。到解码器422的输入可以是数字CVBS、S-视频或者分量视频信号，并且解码器422的输出可以是诸如Y-Cb-Cr数据之类的数字标准清晰信号。 结合图7、8、9和10提供了对双解码器420的更详细的讨论。复用器4M可以用来选择两个视频信号412和414中的至少一个或者任意数目的输入视频信号。该至少一个被选视频信号425然后被提供给解码器422。该至少一个被选视频信号425在图中示为单个视频信号以免图示过于拥挤，但是应当理解，视频信号425可以代表可以被提供到任意数目个解码器422的输入的任意数目的视频信号。例如，复用器似4可以接收5个输入视频信号，并且可以将这5个输入视频信号中的两个提供给两个不同的解码器422。图4中示出的具体的视频信号处理布置可以使双视频处理器400上的内部双解码器420被应用，由此来减少使用可能在时移应用(time-shifting application)中需要的外部解码器的成本。例如，双解码器420的输出4 和4 之一可以被提供给656编码器440，来在对视频信号进行交织之前将所述视频信号适当地编码成标准格式。656编码器 440可以用来缩小数据大小，从而以更快的时钟频率来进行处理。例如，在一些实施例中， 656编码器440可以将16比特的数据、h-sync和v-sync信号缩小到8比特，从而以两倍的频率来进行处理。这对于SD视频和任意NTSC/PAL/SECAM解码器和MPEG编码器之间的接口可以是标准的。经编码视频信号413然后例如经由视频处理器上的端口被提供给外部 MPEG编解码器230，来产生时移视频信号。另一个端口，即双视频处理器400上的柔性端口 (fleXipOrt)450可以用来接收来自MPEG编解码器230的该时移视频信号。这可以希望通过在视频处理器的外部对数字视频信号的多个部分进行处理来降低了视频处理器的复杂度。此外，由MPEG编解码器230执行的时移可能需要包括压缩、解压缩以及与非易失性大容量存储设备之间接口连接在内的操作，所有这些都可能在视频处理器的范围之外。也可以利用双视频处理器400产生其他视频信号(例如，光标、在屏显示、或者可以在至少一个外部组件270中被使用或者以其他方式被提供给外部组件的、除电视广播信号202之外的各种其他形式的显示)。例如，为此，双视频处理器400可以包括图形端口 460 或者图案生成器470。经解码视频信号、以及各种其他视频信号、图形生成器460、或者图案生成器470 可以被提供给选择器480。选择器480选择这些视频信号中的至少一个，并且将被选视频信号提供给板上视频处理部件490。视频信号482和484是可由选择器480提供给板上视频处理部件490的两个说明性信号。板上视频处理部件490可以执行任何合适的视频处理功能，例如，去交织、缩放、 帧率转换、以及频道融和和颜色管理。双视频处理器400中的任何处理资源都可以经由存储器接口 530向片外存储器300(其可以是SDRAM、RAMBUS、或者任何其他类型的易失性存储设备)发送数据和从片外存储器300接收数据。将结合图5的描述对这些功能中的每个进行更详细地描述。最后，双视频处理器400输出一个或多个视频输出信号492。视频输出信号492可以被提供给一个或多个外部组件270用以显示、存储、进一步处理或者任何其他合适的用途。例如，一个视频输出信号492可以是支持高清TV(HDTV)分辨率的主输出信号，而第二个视频输出信号492可以是支持标清TV(SDTV)分辨率的辅助输出。主输出信号可以用来驱动高端外部组件270，例如，数字TV或者投影仪，同时辅助输出用于标清(DVD)录像机、标清TV(SDTV)、标清预览显示、或者任意其他合适的视频应用。这样，辅助输出信号可以使用户能够在任意合适的SDTV介质(例如，DVD)上记录HDTV节目，又允许用户同时在HDTV显示器上观看该节目。图5更详细地示出了双视频处理器400的板上视频处理部件490的功能。板上视频处理部件490可以包括输入信号配置510、存储器接口 530、配置接口 520、前端流水线部件M0、帧率转换(FRC)和缩放流水线部件550、颜色处理和频道融和流水线部件560、以及后端流水线部件570。配置接口 520可以经由例如I2C接口接收来自诸如处理器之类的外部组件的控制信息522。配置接口 522可以用来配置输入信号配置510、前端M0、帧率转换550、颜色处理器560、后端570和存储器接口 530。输入信号配置510可以耦合到双视频处理器400上的外部输入，以便接收输入502上的视频信号(例如，HDTV信号、、SDTV信号、或者任意其他合适的数字视频信号)和被选视频信号482和484(图4)。输入信号配置510然后可以被配置来将所接收到的视频信号(例如，信号482、484和502)中的至少一个作为视频源流 512提供给前端M0。基于该配置，被提供给板上视频处理部件490的这些输入中的各个可以利用板上视频处理流水线在不同的时刻被处理。例如，在一个实施例中，双视频处理器400可以包括八个输入端口。示例性端口可以包括两个16比特的HDTV信号端口、一个20比特的HDTV 信号端口、三个8比特的SDTV信号端口(其可以是CCIR656格式的)、一个M比特的图形端口、以及一个16比特的外部在屏显示端口。前端540可以被配置来选择可用输入的至少一个视频源流512 ( S卩，频道)，并且沿一个或多个视频处理流水线级对(一个或多个)被选视频信号流进行处理。前端540可以将来自一个或多个流水线级的(一个或多个)经处理的视频信号流提供给帧率转换和缩放流水线级550。在一些实施例中，前端540可以包括三个视频处理流水线级，并且向FRC和缩放流水线级550提供三个分离的输出。在FRC和缩放流水线级550中，可能存在一个或多个处理通道。例如，第一通道可以包括主缩放器和帧率转换单元，第二通道可以包括另一个缩放器和帧率转换单元，并且第三通道可以包括较低成本的缩放器。这些缩放器可以是彼此独立的。例如，一个缩放器可以放大输入图像，而另一个可以缩小该图像。两个缩放器都能够在444像素(RGB/YUB 24-比特)或者422像素(YC 16-比特)下工作。
颜色处理和频道融和流水线级560可以被配置来提供颜色管理功能。这些功能可以包括颜色重映射、亮度、对比度、色泽和饱和度增强、Y修正和像素确认。另外，颜色处理和频道融和流水线级560还可以提供视频融和功能、覆盖不同的频道、或者用第三频道融和或者覆盖两个已融和的视频频道。后端流水线级570可以被配置来执行数据格式化、签名/未签名数字转换、饱和逻辑、时钟延迟、或者在来自双视频处理器400的一个或多个频道的输出之前可能需要的任意其他合适的最终信号操作。各个流水线级片断中的每个可以被配置来利用存储器接口 530向片外存储器300 发送数据和从片外存储器300接收数据。存储器接口 530可以至少包括存储器控制器和存储器接口。存储器控制器可以被配置来以该存储器所支持的最大速度运行。在一个实施例中，数据总线可以是32比特的，并且可以以200MHz的频率工作。该总线可以提供非常接近 12. 8G比特每秒的吞吐量。使用存储器接口 530的每个功能块(即，存储器客户)可以在操作的突发模式中对该存储器进行寻址。各个存储器客户之间的仲裁可以以循环方式或者任意其他合适的仲裁方案来进行。对各个流水线片断的更详细的讨论将结合对图12、19、20、 21和22的描述给出。双视频处理器400中的各个组件和流水线级可能需要不同的时钟产生机制或时钟频率。图6示出了为此产生多个时钟信号的时钟产生系统600。时钟产生系统600至少包括晶体振荡器610、通用模拟锁相环电路620、数字锁相环电路640a-n、以及存储器模拟锁相环电路630。晶体振荡器610的输出612可以被按需耦合到通用锁相环电路620、存储器锁相环电路630、双视频处理器400中的另一个组件、或者该处理器外部的任意合适的组件。存储器模拟锁相环电路630可以用来产生存储器时钟信号632，以及其他不同频率的时钟信号636，时钟信号636可以被选择器650选择来用作操作存储器器件(例如， 200MHz的DDR存储器)或者另一个系统组件的时钟信号652。通用模拟锁相环电路620可以产生200MHz时钟，该时钟可以被用作一个或多个数字锁相环(PLL)电路640a-n的基础时钟。数字PLL电路640a-n可以被用在开环模式中，在该模式中表现为频率合成器(即，将基础时钟频率乘以一个合理的数字)。或者，数字PLL电路640a-n可以被用在闭环模式中，在该模式中可以通过锁定到各个输入时钟信号 64h-n(例如，视频同步输入)来实现频率锁定。数字PLL在闭环模式中具有实现对非常低的时钟信号的精确频率锁定的能力。例如，在视频处理领域中，垂直视频时钟信号(例如， v-sync)可以在50-60HZ的范围中。多个系统组件可以使用数字PLL电路640a-n的输出 644a-n以用于可能要求多个开环或者闭环信号的不同操作。应当理解，输出640a-n中的每个能够提供不同频率或者相同频率的时钟信号。例如，可能使用由数字PLL电路640a-n所产生的时钟信号的一个组件是双解码器 420(图4)，它的操作将结合图7、8、9和10更详细地描述。双解码器420可以包括解码器 422 (图4)。解码器422可以用在多种操作模式中，如结合图7、8和9所述。图7、8和9示出了利用解码器422来产生视频信号似6或428 (图4)的三种示例性操作模式。这三种操作模式可以提供例如复合视频信号、S-视频信号、以及分量视频信号。
这三种模式中的第一种可以用来产生复合视频信号，如结合图7所示。第一解码器模式可以包括DC恢复单元720、模数转换器730、以及解码器422，它们每个都可以被包括在双解码器420中(图4)。可由双调谐器410提供或者在替换布置中由复用器4M提供的视频信号425(图4)被提供给DC恢复单元720。DC恢复单元720可以在可以是AC耦合信号的视频信号425已丢失其DC基准并且应当被周期性地重置以便保持诸如亮度之类的视频特性信息时被使用。来自DC恢复单元720的视频信号被模数转换器730和解码器 422数字化。在第一模式中，解码器422可以使用来自单个模数转换器的数字化的视频信号 732来产生复合视频信号。模数转换器730和解码器422可以通过接收数字时钟信号 644a-n (图6，它们可以例如是20、21、22、23、24、25、洸、27、沘、29或30MHz)来工作。另夕卜， 解码器422可以利用输出反馈信号427来对DC恢复单元720的操作进行控制。输出反馈信号427可以例如是2比特的控制信号，该控制信号指示DC恢复单元720增大或者减小被提供给模数转换器730的视频信号中的DC输出。这三种模式中的第二种可以用来产生S-视频信号，如结合图8所示。第二解码器模式可以包括在第一模式中所述的所有元件，还包括第二模数转换器820。视频信号 425(图4)可以被划分成第一部分812和第二部分810。视频信号425 (图4)的信号中的第一部分812 (其可由复用器4M提供)可以被提供给DC恢复单元720，并且视频信号425 (图 4)的信号中的第二部分810可以被提供给第二模数转换器820。来自DC恢复单元720的视频信号425的第一部分812被第二模数转换器730数字化，并且被提供给解码器422。另外，视频信号425的第二部分810由模数转换器820提供给解码器422。S-视频信号需要双线模拟端口用于连接到多种设备(例如，VCR, DVD播放机等)。在该第二模式中，解码器422可以使用来自两个模数转换器730和820的数字化的视频信号732和832来产生S-视频信号。模数转换器730和820以及解码器422可以通过接收数字时钟信号6Ma-n(图6，它们可以例如是21、22、23、24、25、26、27、28、四或者 30MHz)来工作。在一些实施例中，视频信号的第一部分812可以是视频信号425的Y通道， 并且视频信号425的第二部分810可以是视频信号的色度通道。这三种模式中的第三种可以用来产生分量视频信号，如结合图9所示。第二解码器模式可以包括在第二模式中所述的所有元件，还包括第二和第三DC恢复单元930和920、 以及复用器940。视频信号425(图4)可以被划分成第一部分914、第二部分910、以及第三部分912。视频信号425(图4)的第一部分914(其可由复用器4M提供)可以被提供给 DC恢复单元720，视频信号425 (图4)的信号中的第二部分910可以被提供给DC恢复单元 930、并且视频信号425(图4)的信号中的第三部分912可以被提供给DC恢复单元920。分量视频信号需要三线模拟端口用于连接到多种设备(例如，VCR, DVD播放机等)。来自DC恢复单元720的视频信号425的第一部分914被模数转换器730数字化， 并且被提供给解码器422。来自DC恢复单元930和920的视频信号425的第二和第三部分 910和912被模式转换器820有选择地数字化(例如，利用复用器940选择)，并且被提供给解码器422。复用器940可以接收来自解码器422的控制信号429，以便在时间上复用视频信号425的第二和第三部分910和912使得通过模数转换器820。在第三模式中，在一些实施例中，解码器422可以使用来自两个模数转换器730、820的数字化的视频信号732和832来产生复合视频信号。模数转换器730和820以及解码器422可以通过接收数字时钟信号6Ma-n(图6，它们可以例如是21、22、23、24、25、26、 27、28、四或者30MHz)来工作。另外，解码器422可以利用输出反馈信号427来对DC恢复单元720、930和920的操作进行控制。在一些实施例中，视频信号425的第一、第二和第三部分914、910和912可以分别是视频信号425的Y通道、U通道和V通道。应当理解，各种通常可用类型的DC恢复单元、数模转换器和视频解码器都可以被用来执行前述功能，为了简洁起见，在此讨论中省略了它们的具体操作。在图10所示的一个实施例中，可以利用两个解码器422和三个模数转换器730或 820实现所有三种解码器模式。图10中所示布置可以使双解码器420(图4)能够基本同时提供与这三种模式中的任意两种相对应的至少两个视频信号似6和428 (即，来自每个解码器一个视频信号)。图10示出了利用两个解码器来产生两个复合视频信号、一个复合视频信号和一个S-视频信号、一个复合视频信号和一个分量视频信号、或者两个S-视频信号的示例性实现方式。图10所示的示例性实现方式包括一组复用器1020、1022、1023、1025、1021、1024、 1026、1027 和 1028 ；三个模数转换器 730、820、1010 ；四个 DC 恢复单元 720、721、930、920 ； 解复用器1040 ；以及两个解码器42 和42 。图10的示例性实现方式在用来产生两个复合视频信号时可以按照下述方式工作。第一视频信号42 可以被耦合到复用器1020的第一输入，并且第二视频信号914可以被耦合到复用器IOM的第二输入。复用器1020的第一输入可以被选择并且被输出到复用器1021的第四输入，以输入到DC恢复单元720。复用器IOM的第二输入可以被选择并且被输出到DC恢复单元721。该实现方式的剩余部分的操作与结合图7描述的产生复合视频信号的操作类似。例如，DC恢复单元720和721、模数转换器730和1010、以及解码器 422a和422b以类似的方式工作来产生如图7中所述的复合视频信号。利用图10中所示的示例性实现方式产生一个复合视频信号和一个S-视频信号、 或者一个复合视频信号和一个分量视频信号以与上述产生两个复合视频信号类似的方式被执行。例如，用于产生S-视频信号的视频信号425的第一和第二视频信号部分812和 810被提供给复用器1022和1(^6。复用器1022和10 的输出被提供给复用器1021和 1027，复用器1021和1027选择要被模数转换器730和820处理的视频信号。类似地，复用器IOM选择要被模数转换器1010处理的那些视频信号。下面示出的表1给出了对于各种操作模式复用器输入选择的更详细的描述。图10中所示的示例性实现方式也使得能够产生两个S-视频信号似6和428。为了提供该功能，工作在第一频率和第一相位(例如，20MHz)的第一时钟信号64 被提供给模数转换器730和解码器42加。工作在第二频率(该第二频率可能与第一时钟信号存在 180度的相位差，例如，相位相差180度的20MHz)的第二时钟信号644b可以被提供给模数转换器1010和解码器422b。工作在第三频率(该第三频率基本上是第一时钟信号的频率的两倍，并且具有与第一时钟信号相同的相位，例如，40MHz)的第三时钟信号6Mc可以被提供给模数转换器820。时钟信号644b被提供给复用器1030来有选择地将时钟信号644b 耦合到复用器10 和1027。通过将时钟信号耦合到复用器10 和1027的选择输入，可以对模数转换器820上的视频信号输入SlOa-C执行时分复用。时钟信号64 被提供给复用器1040，来对该时分复用的视频信号进行解复用。对时分复用操作的更清楚的描述将结合图11给出。图11示出了用于对两个视频信号425的两个第二部分810进行时分复用的示例性定时图。通过时分复用这些操作，可以避免需要第四个模数转换器，从而减少了双视频处理器400的总成本。图11中示出的定时图包括分别与第一、第二和第三时钟信号644a、 644b和6Mc相对应的三个时钟信号、三个模数转换器730、1010和820的输出。如图所示， 时钟1和时钟2工作在时钟3的频率的一半处，并且随时钟3的下降沿改变。如图所示，在时间段Tl和T4之间，一个完整的时钟周期64 (时钟1)完成，并且模数转换器730 (ADCl)的、与第一视频信号(SO)的第一部分Slh-C相对应的输出可用于由解码器42 处理。在时间段T2的开始处、时钟3的上升沿上，模数转换器820 (ADC 3) 开始处理第二视频信号(Si)的第二部分810a-c，并且在时间段T3的结尾处完成处理。在时间段T3的开始处，模数转换器820 (ADC 2)开始处理视频信号Sl的第一部分 810a-c,并且在时间段T6的结尾处完成。ADC 2的、与视频信号Sl的第一部分810a_c相对应的输出在时间段T6的结尾处变得可用于由解码器422b处理。在时间段T4的开始处、时钟3的上升沿上，模数转换器820 (ADC 3)开始处理视频信号SO的第二部分810a-c，并且在时间段T5的结束处完成处理。因此，在时间段T6的结束处，两个视频信号SO和Sl的两部分仅利用三个模数转换器完成了处理。在时间段T5和T6之间、时钟3的上升沿上，解复用器1040将来自ADC 3的视频信号SO的第二部分SlOa-C的输出提供给解码器64 以产生经处理的视频信号426。同时， 视频信号Sl的第二部分812被选中以由模数转换器820 (ADC 3)处理，并且在时间段T7的结束处变得可用。前面说明了用于一个利用三个模数转换器730、1010和820产生两个S-视频信号似6和428的实施例。下面的表1总结了可以被提供给相应的复用器以产生复合(est)、分量(cmp)和S-视频信号(svid)的各种组合的示例性选择信号。
权利要求
1.一种共享存储器视频处理系统，包括降噪器，该降噪器接收活动场、经延迟活动场、第一经降噪活动场、以及第一经延迟的降噪活动场，并且提供第二经降噪活动场；多个场缓冲区，这多个场缓冲区接收所述第二经降噪活动场，并且提供所述第一经降噪活动场和第三经降噪活动场；多个线缓冲区，这多个线缓冲区接收所述活动场和所述第一经降噪活动场、第二经降噪活动场和第三经降噪活动场，并且提供所述经延迟活动场、所述第一经延迟的降噪活动场、第二经延迟的降噪活动场、以及第三经延迟的降噪活动场；以及去交织器，该去交织器接收所述第一经降噪活动场、所述第一经延迟的降噪活动场、所述第二经降噪活动场、所述第二经延迟的降噪活动场、所述第三降噪活动场、以及所述第三经延迟的降噪活动场。
2.如权利要求1所述的系统，其中，所述多个场缓冲区中的第一个存储所述第二经降噪活动场，并且将所述第一场缓冲区的先前存储的内容移动到所述多个场缓冲区中的第二个。
3.如权利要求2所述的系统，其中，所述先前存储的内容包括所述第三经降噪活动场。
4.如权利要求3所述的系统，其中，所述第一经降噪活动场包括所述第二场缓冲区的先前存储的内容。
5.如权利要求1所述的系统，其中，所述经延迟活动场和所述第一经延迟的降噪活动场、第二经延迟的降噪活动场、以及第三经延迟的降噪活动场每个分别对应于被延迟了至少一个时间间隔的所述活动场和所述第一经降噪活动场、第二经降噪活动场、以及第三经降噪活动场。
6.如权利要求5所述的系统，其中，所述经延迟活动场和所述第一经延迟的降噪活动场、第二经延迟的降噪活动场、以及第三经延迟的降噪活动场每个被进一步延迟了至少一个时间间隔。
7.如权利要求6所述的系统，其中，所述降噪器、所述多个场缓冲区、以及所述去交织器每个都接收所述经进一步延迟的活动场、以及所述第一经延迟的降噪活动场、第二经延迟的降噪活动场和第三经延迟的降噪活动场。
8.如权利要求1所述的系统，其中，所述降噪器和所述去交织器共享对所述多个场缓冲区中的至少一个的访问。
9.如权利要求1所述的系统，其中，所述降噪器和所述去交织器共享对所述多个线缓冲区中的至少一个的访问。
10.一种用于在共享存储器视频处理系统中处理多条场线的方法，该方法包括对活动场、经延迟活动场、第一经降噪活动场、以及第一经延迟的降噪活动场进行处理来提供第二经降噪活动场；对所述第二经降噪活动场进行缓冲来提供第三经降噪活动场；对所述活动场和所述第一经降噪活动场、第二经降噪活动场和第三经降噪活动场进行延迟，并且提供所述经延迟活动场、所述第一经延迟的降噪活动场、第二经延迟的降噪活动场、以及第三经延迟的降噪活动场；以及对所述第一经降噪活动场、所述第一经延迟的降噪活动场、所述第二经降噪活动场、所述第二经延迟的降噪活动场、所述第三经降噪活动场、以及所述第三经延迟的降噪活动场进行处理来提供经去交织输出。
11.如权利要求10所述的方法，其中所述缓冲还包括存储所述第二经降噪活动场，并且将第一缓冲区的先前存储的内容移动到第二缓冲区。
12.如权利要求11所述的方法，其中，所述先前存储的内容包括所述第三经降噪活动场。
13.如权利要求12所述的方法，其中，所述第一经降噪活动场包括所述第二缓冲区的先前存储的内容。
14.如权利要求10所述的方法，其中，所述经延迟活动场和所述第一经延迟的降噪活动场、第二经延迟的降噪活动场、以及第三经延迟的降噪活动场每个分别对应于被延迟了至少一个时间间隔的所述活动场和所述第一经降噪活动场、第二经降噪活动场、以及第三经降噪活动场。
15.如权利要求14所述的方法，其中，所述经延迟活动场和所述第一经延迟的降噪活动场、第二经延迟的降噪活动场、以及第三经延迟的降噪活动场每个被进一步延迟了至少一个时间间隔。
16.如权利要求15所述的方法，还包括接收所述经进一步延迟的活动场，以及经进一步延迟的第一经降噪活动场、第二经降噪活动场和第三经降噪活动场。
17.如权利要求10所述的方法，还包括共享对所述经缓冲降噪活动场中的至少一个的访问ο
18.如权利要求10所述的方法，还包括共享对所述经延迟的降噪活动场中的至少一个的访问。
19.一种共享存储器视频处理系统，包括 存储器器件；信号处理电路，该信号处理电路可操作来对多个活动场和多个经降噪活动场进行处理；延迟电路，该延迟电路可操作来对所述多个活动场中的至少一个和所述多个经降噪活动场中的至少一个进行延迟；并且其中，所述信号处理电路还可操作来对所述多个活动场、所述多个经降噪活动场和所述至少一个经延迟活动场和所述至少一个经延迟的降噪活动场一起进行处理。
20.如权利要求19所述的系统，其中，所述延迟电路包括至少一个场线缓冲区。
21.如权利要求19所述的系统，其中 所述信号处理电路还可操作来从所述存储器器件的第一部分读取经一次延迟的降噪活动场； 将经降噪活动场存储在所述存储器器件的所述第一部分中；以及从所述存储器器件的第二部分读取经二次延迟的降噪活动场；并且所述延迟电路还可操作来对所述经一次延迟的降噪活动场和所述经二次延迟的降噪活动场进行进一步延迟。
22.如权利要求21所述的系统，其中，所述信号处理电路还可操作来对所述至少一个活动场、所述至少一个经延迟活动场、所述经二次延迟的降噪活动场和所述经进一步延迟的经二次延迟的降噪活动场执行降噪。
23.如权利要求22所述的系统，其中，所述信号处理电路还可操作来对所述至少一个经降噪活动场、所述经一次延迟的降噪活动场、所述经进一步延迟的经一次延迟的降噪活动场和所述经进一步延迟的经二次延迟的降噪活动场执行去交织操作。
24.如权利要求23所述的系统，其中，所述降噪和所述去交织操作共享由一个场线缓冲区提供的所述经进一步延迟的经二次延迟的降噪活动场。
25.一种用于操作共享存储器视频处理系统的方法，该方法包括 对多个活动场和多个经降噪活动场进行处理；对所述多个活动场中的至少一个和所述多个经降噪活动场中的至少一个进行延迟；以及对所述多个活动场、所述多个经降噪活动场和所述至少一个经延迟活动场和所述至少一个经延迟的降噪活动场一起进行处理。
26.如权利要求25所述的方法，还包括从存储器器件的第一部分读取经一次延迟的降噪活动场；将经降噪活动场存储在所述存储器器件的所述第一部分中；从所述存储器器件的第二部分读取经二次延迟的降噪活动场；以及对所述经一次延迟的降噪活动场和所述经二次延迟的降噪活动场进行进一步延迟。
27.如权利要求25所述的方法，还包括对所述至少一个活动场、所述至少一个经延迟活动场、所述经二次延迟的降噪活动场和所述经进一步延迟的经二次延迟的降噪活动场执行降噪。
28.如权利要求27所述的方法，还包括对所述至少一个经降噪活动场、所述经一次延迟的降噪活动场、所述经进一步延迟的经一次延迟的降噪活动场和所述经进一步延迟的经二次延迟的降噪活动场执行去交织操作。
29.如权利要求观所述的方法，还包括在所述降噪和所述去交织操作期间共享所述经进一步延迟的经二次延迟的降噪活动场。
30.一种用于在共享存储器视频处理系统中处理多条场线的设备，该设备包括 用于对活动场、经延迟活动场、第一经降噪活动场、以及第一经延迟的降噪活动场进行处理来提供第二经降噪活动场的装置；用于对所述第二经降噪活动场进行缓冲来提供第三经降噪活动场的装置； 用于对所述活动场和所述第一经降噪活动场、第二经降噪活动场和第三经降噪活动场进行延迟并且提供所述经延迟活动场、所述第一经延迟的降噪活动场、第二经延迟的降噪活动场、以及第三经延迟的降噪活动场的装置；以及用于对所述第一经降噪活动场、所述第一经延迟的降噪活动场、所述第二经降噪活动场、所述第二经延迟的降噪活动场、所述第三经降噪活动场、以及所述第三经延迟的降噪活动场进行处理来提供经去交织输出的装置。
31.如权利要求30所述的设备，其中用于缓冲的所述装置还包括用于存储所述第二经降噪活动场的装置，以及用于将第一缓冲区装置的先前存储的内容移动到第二缓冲区装置的装置。
32.如权利要求31所述的设备，其中，所述先前存储的内容包括所述第三经降噪活动场。
33.如权利要求32所述的设备，其中，所述第一经降噪活动场包括所述第二缓冲区装置的先前存储的内容。
34.如权利要求30所述的设备，其中，所述经延迟活动场和所述第一经延迟的降噪活动场、第二经延迟的降噪活动场、以及第三经延迟的降噪活动场每个分别对应于被延迟了至少一个时间间隔的所述活动场和所述第一经降噪活动场、第二经降噪活动场、以及第三经降噪活动场。
35.如权利要求34所述的设备，其中，所述经延迟活动场和所述第一经延迟的降噪活动场、第二经延迟的降噪活动场、以及第三经延迟的降噪活动场每个被进一步延迟了至少一个时间间隔。
36.如权利要求35所述的设备，还包括用于接收所述经进一步延迟的活动场，以及所述经进一步延迟的第一经降噪活动场、所述经进一步延迟的第二经降噪活动场和所述经进一步延迟的第三经降噪活动场的装置。
37.如权利要求30所述的设备，还包括用于共享对所述多个经缓冲的经降噪活动场中的至少一个的访问的装置。
38.一种用于操作共享存储器视频处理系统的设备，该设备包括用于对多个活动场和多个经降噪活动场进行处理的装置；用于对所述多个活动场中的至少一个和所述多个经降噪活动场中的至少一个进行延迟的装置；以及用于对所述多个活动场、所述多个经降噪活动场和所述至少一个经延迟活动场和所述至少一个经延迟的降噪活动场一起进行处理的装置。
39.如权利要求38所述的设备，还包括用于从存储器器件装置的第一部分读取经一次延迟的降噪活动场的装置；用于将经降噪活动场存储在所述存储器器件装置的所述第一部分中的装置；用于从所述存储器器件装置的第二部分读取经二次延迟的降噪活动场的装置；以及用于对所述经一次延迟的降噪活动场和所述经二次延迟的降噪活动场进行进一步延迟的装置。
40.如权利要求38所述的设备，还包括用于对所述至少一个活动场、所述至少一个经延迟活动场间隔、所述经二次延迟的降噪活动场和所述经进一步延迟的经二次延迟的降噪活动场执行降噪的装置。
41.如权利要求40所述的设备，还包括用于对所述至少一个经降噪活动场、所述经一次延迟的降噪活动场、所述经进一步延迟的经一次延迟的降噪活动场和所述经进一步延迟的经二次延迟的降噪活动场执行去交织操作的装置。
42.如权利要求41所述的设备，还包括用于在所述降噪和所述去交织操作期间共享所述经进一步延迟的经二次延迟的降噪活动场的装置。
全文摘要
本发明公开了共享存储器的多视频频道显示装置和方法。一种共享存储器视频处理器包括信号处理电路。该信号处理电路能够使降噪器和去交织器共享对存储器器件中的场缓冲区的访问来存储多条场线。所存储的场线中的一些也可以在该信号处理电路中被共享。对一些存储的场线的共享降低了总体存储器带宽和容量需求。该信号处理电路能够执行多场线处理。可以提供一组场线缓冲区来存储多个场片断的场线，并且可以将数据提供给该信号处理电路的相应输入。为了进一步减少存储，还可以在信号处理电路之间共享一些场线缓冲区。
文档编号H04N7/01GK102523372SQ20111039419
公开日2012年6月27日 申请日期2007年4月18日 优先权日2006年4月18日
发明者什尔皮·萨胡, 凯普·斯瑞德哈, 劳伦·汤马斯, 尼克希尔·巴拉姆, 桑杰伊·噶日, 毕帕莎·高什, 爱德华斯·格温, 理查德·泰勒尔, 维皮恩·南布迪瑞 申请人:马维尔国际贸易有限公司