专利名称：用于检测编码二进制字中的错误的设备和方法
技术领域：
实施例涉及数字信号的纠错和错误检測，并且特别地涉及用于检测编码ニ进制字中的错误的设备和方法以及用于检测由纠错码编码的多个编码ニ进制字中的错误的设备和方法。
背景技术：
为了纠正利用纠错码编码的数据，使用了纠错电路。作为用于纠错的代码，频繁地使用Hamming码、Hsiao码、BCK码和其他码。为了对利用纠错码编码的数据进行纠错，可以使用纠错电路。由于电子电路的高集成度，瞬时和永久的硬件错误更频繁地发生，这也可能破坏纠错电路。即使要由错误的纠错电路处理的数据是正确的，该错误的纠错电路也可能导致要由该错误的纠错电路处理的数据的错误的纠正，这是不利的并且应当例如在安全关键的应用中实际地排除棹。
发明内容
依照ー个方面的一个实施例提供了一种用于检测编码ニ进制字中的错误的设备， 该设备包括错误纠正器和错误检测器。错误纠正器被配置成纠正由纠错码编码的有错编码 ニ进制字的有错位子集中的可纠正位错误，使得在错误纠正器无错误地工作的情况下纠正的位子集等于纠错码的码字的相应位子集。此外，错误检测器被配置成确定指示错误检测器输入ニ进制字是否为纠错码的码字的错误检测位序列。错误检测器输入ニ进制字基于包含纠正的位子集以及有错编码ニ进制字的最大位真子集的、纠正的编码ニ进制字。通过确定错误检测器输入ニ进制字是否为纠错码的码字，可以检测错误检测器输入ニ进制字中的错误。该错误可能因由错误纠正器执行的有错纠错造成或者因未由错误纠正器纠正的有错编码ニ进制字的位真子集中的错误造成。依照ー个方面的另ー个实施例提供了ー种错误检测器，其被配置成确定指示错误检测器输入ニ进制字是否为纠错码的码字的错误检测位序列。该错误检测器可以基于错误检测矩阵和错误检测器输入ニ进制字的乘积来确定错误检测位序列。该错误检测矩阵基于纠错码的校验矩阵。此外，该错误检测矩阵包括比校验矩阵更少的行或者比校验矩阵更少的列。依照ー个方面的另ー实施例提供了ー种错误检测器，其被配置成确定指示错误检测器输入ニ进制字是否为纠错码的码字的错误检测位序列。该错误检测器基于错误检测矩阵和错误检测输入ニ进制字的乘积来确定错误检测位序列。此外，该错误检测矩阵基于纠错码的校验矩阵，并且该错误检测矩阵包括通过倒置校验矩阵的相应列的至少ー个元素或者相应行的至少ー个元素而导出的至少一列或至少一行。依照另ー个方面的另ー个实施例提供了一种用于检测由纠错码编码的所述多个编码ニ进制字中的错误的设备，该设备包括組合器和错误检测器。組合器被配置成通过组合所述多个编码ニ进制字的第一编码ニ进制字和第二编码ニ进制字而确定組合ニ进制字， 使得在第一编码ニ进制字和第二编码ニ进制字为纠错码的码字的情况下确定的组合ニ进制字为纠错码的码字，并且使得在第一编码ニ进制字或第二编码ニ进制字不是纠错码的码字的情况下确定的组合编码ニ进制字不是纠错码的码字。此外，错误检测器被配置成确定指示确定的組合ニ进制字是否为纠错码的码字的错误检测位序列。通过以使得在所有组合编码ニ进制字为纠错码的码字的情况下所述组合ニ进制字再次为纠错码的码字的方式組合两个或更多编码ニ进制字，使用相同的错误检测器以用于同时检测两个或更多编码ニ进制字中的错误可能就足够了。因此，例如，只需ー个错误检测器以用于检测由纠错码编码的多个ニ进制字中的错误。以这种方式，可以显著地降低用于错误检测的硬件努力。
随后将參照附图详细描述实施例，在附图中
图1为用于检测编码ニ进制字中的错误的设备的框图2为用于检测编码ニ进制字中的错误的设备的框图3为用于存储和提供ニ进制字的可寻址存储装置的框图4为错误检测器和错误指示确定器的框图5为错误检测器和错误指示确定器的框图6为用于检测编码ニ进制字中的错误的设备的框图7为用于检测编码ニ进制字中的错误的设备的框图8为用于检测编码ニ进制字中的错误的方法的流程图9为用于检测由纠错码编码的多个编码ニ进制字中的错误的设备的框图；以及
图10为用于检测由纠错码编码的多个编码ニ进制字中的错误的方法的流程图。
具体实施例方式在下文中，相同的附图标记部分地用于具有相同或相似功能特性的对象和功能单元，并且其关于一幅图的描述应当也适用于其他图以便降低实施例描述中的冗余性。图1示出了依照ー个方面的实施例的用于检测编码ニ进制字中的错误的设备100 的框图。设备100包括连接到错误检测器120的错误纠正器110。错误纠正器110纠正由纠错码编码的有错编码ニ进制字的有错位子集中的可纠正位错误102，使得在错误纠正器 110无错误地工作的情况下纠正的位子集等于纠错码的码字的相应位子集。此外，错误检测器120确定指示错误检测器输入ニ进制字118是否为纠错码的码字的错误检测位序列122。 错误检测器输入ニ进制字118基于包含有错编码ニ进制字102的纠正的位子集以及最大位真子集的纠正的编码ニ进制字112。通过确定错误检测器输入ニ进制字118是否为纠错码的码字，可以检测错误纠正器造成的错误和/或由纠正的编码ニ进制字112包含的有错编码ニ进制字102的位真子集中已经存在的错误。因此，可以显著地降低纠错之后编码ニ进制字中的错误的概率，使得可以显著地改进总体错误检测概率。在该实例中以及在下面的实例中，ニ进制字包括与纠错码的码字相同数量的位。 ニ进制字或码字的位子集可以是空的子集，可以包含ニ进制字或码字的ー些位，或者可以包含ニ进制字或码字的所有位。此外，ニ进制字或码字的真子集可以是空的子集，或者可以包含ニ进制字或码字的ー些位而不是所有位。错误纠正器110可以被实现为使得编码ニ进制字的所有位中的可纠正位错误可以被纠正，或者使得提供给错误纠正器110的编码ニ进制字的仅仅部分位被纠正。例如，编码ニ进制字可能包括不可纠正的地址位，并且因此可以降低用于错误纠正器110的硬件努力。在该实例中，如果向错误纠正器110提供有错编码ニ进制字，则在有错位真子集中可以仅仅纠正可纠正位错误。換言之，有错ニ进制字的有错位子集可以包含有错编码ニ进制字102的所有位， 或者该有错位子集可以是有错编码ニ进制字102的位真子集并且包含有错编码ニ进制字 102的不是所有位。例如，有错编码ニ进制字102包含20位，并且有错位子集包含具有至少ー个有错位的有错编码ニ进制字102的前14位。于是，错误纠正器110纠正该有错位子集的14位中的可纠正位错误(例如所述至少一个有错位)，而如果错误纠正器110无错误地工作，则它不纠正有错位子集不包含的有错编码ニ进制字102的后6位中的可纠正位错误。如果有错位子集包含有错编码ニ进制字102的所有20位，则错误纠正器110纠正每个可纠正位错误。 如果向错误纠正器提供无错编码ニ进制字，则位子集(其在这种情况下为非“有错”子集)的 14位中没有一个被纠正并且所述纠正的位子集等于无错编码ニ进制字的所述14位。所述纠正的位子集包含与有错位子集相同数量的位，但是如果有错子集包括可纠正位错误，则至少一位可能基于纠错码而被错误纠正器110纠正。如果错误纠正器110无错误地工作，则纠正的位子集与纠错码的码字的位子集相应，这是可纠正位错误的纠正结果。否则，错误纠正器110可以输出包含至少ー个有错位的有错纠正位子集。错误纠正器 110的这种有错行为可以由错误检测器120检测。错误纠正器110的输入可以是编码ニ进制字的所有位，因为所有位可能对于基于纠错码的纠错是必要的。如果输入编码ニ进制字包括至少ー个有错位，则它为有错编码ニ 进制字。代表错误纠正器110的输出的纠正的位子集可以包括比输入编码ニ进制字更少的位，这取决于错误纠正器110是纠正了有错编码ニ进制字的所有位中的可纠正位错误还是仅仅纠正了有错编码ニ进制字的有错位真子集中的可纠正位错误。错误检测器120确定指示错误检测器输入ニ进制字118是否为纠错码的码字的错误检测位序列122。例如，错误检测器120可以基于纠错码而确定错误检测位序列122，使得该错误检测位序列可以代表错误检测器输入ニ进制字118的错误伴随式(syndrome)。在该实例中，错误检测位序列102可以包括等于纠错码的校验位数量的数量的位。以这种方式，每个可检测错误(取决于纠错码)可以由错误检测器120检测(如果错误检测器无错误地工作)。可替换地，例如，错误检测器120可以确定错误检测位序列122，使得错误检测位序列102代表错误检测器输入ニ进制字118的仅仅降低的错误伴随式(例如错误伴随式的位子集或者错误伴随式的位函数例如作为错误伴随式的所有位的奇偶性)，导致降低的错误检测概率而且导致对错误检测器120的降低的硬件要求。換言之，错误检测位序列122 可以包括比纠错码的校验位数量更少的位。以这种方式，错误检测器120的错误检测概率可以适应要求的错误检测概率，导致对于降低的错误检测概率要求的降低的硬件要求。因此，必要的硬件努力可以容易地适应具有不同的错误检测概率要求的应用。換言之，纠错码可以由错误纠正器用于纠正有错位子集中的可纠正位错误，并且相同的纠错码可以由错误检测器用于检测错误检测器输入ニ进制字118中的错误。在这ー 点上，纠错码也可以称为错误纠正和检测码或者错误纠正/检测码，并且可以用于纠错或用于错误检测或者用于错误纠正和检测。例如，代码可以用于纠错和用于错误检测。例如，Hamming码可以用于1位纠错或者用于1位和2位错误检測。类似地，Hsiao码可以用于1位纠错并且同时用于2位错误检测。如果Hsiao码仅仅用于错误检测，则检测1位、2位和3位错误。在这里，使用了概念 “纠错码”，并且没有排除相应的代码也可以用于错误检測。错误检测器输入ニ进制字118基于包含有错编码ニ进制字102的纠正的位子集以及最大位真子集的纠正的编码ニ进制字112。错误检测器输入ニ进制字118可以是纠正的编码ニ进制字112本身或者纠正的编码ニ进制字112可以与ー个或多个其他编码ニ进制字 114組合以获得错误检测器输入ニ进制字118，如以后将更详细地解释的。纠正的编码ニ进制字112包含可能纠正的位子集以及有错编码ニ进制字的最大位真子集。取决于错误纠正器110可以实现为是纠正有错编码ニ进制字的所有位中的可纠正位错误还是仅仅纠正有错编码ニ进制字的位真子集中的可纠正位错误，纠正的编码ニ进制字112可以仅仅包含纠正的位子集(代表编码ニ进制字的所有位)并且不包含有错编码ニ 进制字本身的位(未被错误纠正器纠正的位)，或者纠正的编码ニ进制字112可以包含仅仅代表编码ニ进制字的位真子集的纠正的位子集以及未被错误纠正器110纠正的有错编码 ニ进制字的ー个或多个位(位真子集)。換言之，有错编码ニ进制字的位真子集可以是空的子集或者可以包含有错编码ニ进制字的一位与有错编码ニ进制字的除一位之外的所有位之间的情況。再换句话说，考虑编码ニ进制字的至少一位由错误纠正器110纠正，使得最大为有错编码ニ进制字的除一位之外的所有位(位真子集)由纠正的编码ニ进制字112直接包含而不经错误纠正器110处理。图2示出了依照ー个方面的实施例的用于检测编码ニ进制字中的错误的设备200 的框图。设备200类似于图1中所示的设备，并且图解说明了被实现用于仅仅纠正有错编码ニ进制字ν’ 21的位的部分(真子集)的错误纠正器23 (H(S)的实例。错误纠正器23的输入可以是有错编码ニ进制字ν’ 21，其包含要纠正的第一位组ν’1以及不要纠正的第二位组ν ’2。如果要纠正的位包含可纠正位错误(有错编码ニ进制字ν，的有错位子集ν ’1)并且错误纠正器23无错误地工作，则纠正的位子集V1em 24等于纠错码的码字的相应位子集。 如果错误纠正器23不是无错误地工作，则纠正的位子集ノ。。
24可能包括至少ー个有错位并且因此不等于纠错码的码字的相应位子集。在纠正有错子集ν’ 1之后，将纠正的位子集 V1corr M和未被考虑纠正的第二位组V’ 2 (代表有错编码ニ进制字V’的位真子集V’2)提供给错误检测器25。错误检测器25确定错误检测位序列A1,…，A1 26，该错误检测位序列指示在该实例中为包含纠正的位子集ノ。。
M以及有错编码ニ进制字V’ 21的位真子集 V’ 2的纠正的编码ニ进制字v。。 的错误检测器输入ニ进制字是否是纠错码的码字。在该实例中，有错子集ν’1是有错编码ニ进制字V’ 21的位真子集，这意味着错误纠正器23可以不纠正編码ニ进制字的所有位的可纠正位错误。此外，纠正的编码ニ进制字 Vcorr包含的有错编码ニ进制字V’的位真子集V’ 2是相比于有错位子集V’ 1的互补位子集。 这意味着有错编码ニ进制字V’ 21的位真子集V’2包含对于其来说可纠正位错误不被错误纠正器23纠正的编码ニ进制字的位。再换句话说，如果错误纠正器23无错误地工作并且有错编码ニ进制字ν’ 21的位真子集ν’2不包括位错误，则纠正的位子集ノ。。 和有错编码 ニ进制字ν’ 21的位真子集ν’ 2使彼此完整以形成码字v。OT (纠错码)。在一些实施例中，错误检测位序列122 J6可以由错误检测器120、25确定，使得错误检测位序列122 J6对于纠错码的所有可能的码字都包括相同的预定义检测位序列。以这种方式，可以根据错误检测位序列122 J6容易地确定错误检测器输入ニ进制字是否是纠错码的码字。例如，该预定义检测位序列可以仅包括等于0的位或者仅包括等于1的位， 尽管也可以为预定义检测位序列选择其他位序列。可替换地，依照ー个方面的实施例，错误检测位序列122J6可以由错误检测器 120、25确定，使得错误检测位序列122 J6对于纠错码的不同码字包括超过ー个预定义检测位序列。例如错误检测器120、25可以确定错误检测位序列122、26，使得错误检测位序列 122 J6对于纠错码的第一码字子集而言等于第一预定义检测位序列，并且对于纠错码的第 ニ码字子集而言等于第二预定义检测位序列。第一预定义检测位序列与第二预定义检测位序列不同并且第一子集与第二子集不同。以这种方式，可以识别至少在错误检测器120的输出处的固定差错(stuck at fault)，因为至少对于纠错码的两个不同的码字而言，如果错误检测器120、25无错误地工作，则错误检测位序列122 J6包括不同的预定义检测位序列。例如，如果对于纠错码的每个码字而言，错误检测位序列122 J6等于第一预定义检测位序列或者等于第二预定义检测位序列，则如果纠正的编码ニ进制字不是纠错码的码字，则错误检测位序列122 J6可能不等于第一预定义检测位序列和第二预定义检测位序列。以这种方式，可以检测错误纠正器110造成的错误或者有错编码ニ进制字的位真子集中已经包含的错误。尽管可以为第一预定义检测位序列和第二预定义检测位序列选择任意的位序列 (因为在错误检测器的输出处实施ー个或多个反相器可以实现每ー个预定义位序列)，但是第一预定义检测位序列的所有位可能为0并且第二预定义检测位序列的所有位可能为1。 以这种方式，可以检测错误检测器120、25的输出处的固定为0或固定为1错误。例如，错误检测位序列122可以由错误指示确定器进ー步处理。在图4中示出了错误指示确定器35的实例。在该实例中，如果错误检测器输入ニ进制字v。OT等于纠错码的任意码字，则错误检测器34确定仅仅包括等于0的位的错误检测位序列kぐ··k10错误指示确定器35包括或非(NOR)门36，该或非门具有用于错误检测位序列的输入以及一个ニ进制输出ei，该ニ进制输出在错误检测位序列仅仅包括等于0的位的情况下等于1而在其他情况下等于0。因此，如果错误检测器34和错误指示确定器35无错误地工作，则在错误指示确定器35的ニ进制输出ち等于0的情况下检测到错误检测器输入ニ进制字v。。 中的错灰。可替换地，如前面所提到的，对于纠错码的不同码字而言，错误检测位序列ん…ん 可能等于两个或更多预定义检测位序列。图5示出了在对于纠错码的每个码字而言错误检测位序列包括第一预定义检测位序列或者第二预定义检测位序列(两个不同的预定义检测位序列)的情况下连接到错误检测器44的输出的错误指示确定器510的实例。错误指示确定器510包括具有如上所述的或非门46的第一組合电路45以及具有与(AND)门48的第二組合电路47，该与门依照逻辑与功能来组合错误检测位序列的位以获得错误指示确定器510的第二ニ进制输出ち。或非门46的ニ进制输出ち和与门48的ニ进制输出ち可以一起称为错误指示位序列。如果错误指示位序列为01或10，则错误检测位序列仅仅包括等于0的位或者仅仅包括等于1的位，其可以是第一预定义检测位序列和第二预定义检测位序列——指示错误检测器输入ニ进制字v。。 是纠错码的码字。因此，如果错误指示位序列为00或11 (或非门的ニ进制输出等于与门的ニ进制输出)，则错误检测器输入ニ进制字 Vcorr不是纠错码的码字，并且检测到编码ニ进制字中的错误。換言之，图1和/或图2中所示的设备可以附加地包括错误指示确定器，其基于错误检测位序列来确定指示是否检测到错误检测器输入ニ进制字中的错误的错误指示位序列。该错误指示位序列可以在对于纠错码的所有码字仅可获得错误检测位序列的ー个可能值的情况下包括一位，或者该错误指示位序列可以在对于纠错码的不同码字可获得错误检测位序列的至少两个不同的可能值的情况下包括两位。例如，纠错码可以是线性纠错码，但是也可以使用非线性纠错码。例如，纠错码可以是Hamming码、Hsiao码或者BCH码。在一些实施例中，错误检测器120、25、34、44可以基于错误检测矩阵和错误检测器输入ニ进制字的乘积来确定错误检测位序列。错误检测矩阵可以基于纠错码的校验矩阵 (例如奇偶校验矩阵)。例如，错误检测矩阵包括比校验矩阵更少的行或者比校验矩阵更少的列。換言之， 如上面已经描述的，错误检测位序列可以包括比纠错码的校验位数量更少的位。此外，例如，错误检测矩阵包括可通过倒置校验矩阵的相应列的至少ー个元素或者相应行的至少ー个元素或者通过倒置由变换矩阵和校验矩阵的乘积得到的矩阵的相应列的至少ー个元素或者相应行的至少ー个元素而导出的至少一列或至少一行。在一些实施例中，错误纠正器110、23的输入可以是由可寻址存储装置(例如ROM、 RAM或非易失性存储器)、编码器提供的编码ニ进制字，或者可以接收自发送器。在任何情况下，编码ニ进制字可以包括一个或多个有错位，导致有错编码ニ进制字。例如，编码ニ进制字或者有错编码ニ进制字包括代表数据位的第一位组、代表纠错码的校验位的第二位组以及代表地址位的第三位組。此外，有错编码ニ进制字的有错位子集可以仅仅包含第一位组和第二位組，并且纠正的编码ニ进制字包含纠正的位子集以及有错编码ニ进制字的第三位组(代表有错编码 ニ进制字的位真子集)。換言之，第一位组和第二位组可以在出现这些位中的可纠正位错误并且错误纠正器无错误地工作的情况下由错误纠正器纠正，而在第三位组中出现可纠正位错误的情况下第三位组不由错误纠正器纠正。可能是有错编码ニ进制字的编码ニ进制字可以由图3中所示的可寻址存储装置51提供给错误纠正器。在该实例中，第一位组U、U’(数据位)和第二位组C、C’(校验位) 存储在由第三位组a (地址位)指示的可寻址存储装置51的地址处。如前面已经提到的，错误检测器输入ニ进制字可以是纠正的编码ニ进制字和至少一个其他编码ニ进制字的組合。为此，在一些实施例中，用于检测编码ニ进制字中的错误的设备附加地包括組合器，该组合器通过组合纠正的编码ニ进制字和第二编码ニ进制字而确定错误检测器输入ニ进制字，使得在纠正的编码ニ进制字和第二编码ニ进制字为纠错码的码字的情况下错误检测器输入ニ进制字为纠错码的码字，并且使得在纠正的编码ニ进制字或第二编码ニ进制字不是纠错码的码字的情况下错误检测器输入ニ进制字不是纠错码的码字。以这种方式，可以由相同的错误检测器同时检测若干输入编码ニ进制字中的错误。描述了错误检测器检测通过代码C编码的其输入序列中的错误。在迄今描述的大多数实例中，相同的代码C也用于纠正器电路对码字的位子集中的有错位进行纠错。可替换地，所描述的错误检测器也可以应用于检测通过代码C编码的其输入序列中的错误位，而与代码C是否用于纠错以确定检测器的输入序列或者代码C是仅仅用于纠错还是用于错误检测无关。例如，在图7中，编码器71的输出ν是考虑的代码C的码字并且ν由编码器71根据信息位w确定。编码器71的输出通过线74经由复用器MUX 75通过线76不经纠正地直接连接到检测器FE 77的输入。检测器77检测编码器71的输出ν是否是考虑的代码C的码字。通过检测器77，可以校验编码器71的正确性。并且在这种情况下，代码C不用于纠正有错位序列。例如，代码C可以是Hamming码并且该代码可以用于1位纠错或者用于1 位和2位错误检測。在这种情况下，代码C用于检測。图6示出了用于检测编码ニ进制字中的错误的设备600的框图，其图解说明了由相同的错误检测器64检测两个错误纠正器61、62的输出中的错误。第一错误纠正器61、第 ニ错误纠正器62和错误检测器64可以依照上面描述的ー个或多个方面来实现。換言之， 第二错误纠正器62可以纠正由纠错码编码的第二有错编码ニ进制字的第二有错位子集中的可纠正位错误，使得在第二错误纠正器62无错误地工作的情况下纠正的第二位子集66 等于纠错码的码字的相应位子集。第二编码ニ进制字66可以包含第二有错编码ニ进制字的最大位真子集以及纠正的第二位子集。在该实例中，前面提到的組合器实现为异或(XOR)门63。換言之，该组合器可以通过逐位逻辑异或功能(异或功能)组合纠正的编码ニ进制字65和第二编码ニ进制字66以获得错误检测器输入ニ进制字。作为第二错误检测器62的替换，第二编码ニ进制字62可以由编码器提供，该编码器依照纠错码对ニ进制字进行编码以获得第二编码ニ进制字66。此外，組合器可以依照所描述的构思組合超过两个编码ニ进制字，使得相同的错误检测器可以同时检测由错误纠正器、编码器或发送器提供的所述多个编码ニ进制字中的
曰跃。因此，可以显著地降低用于对由错误纠正器、编码器造成的错误和/或发送器发送的编码ニ进制字进行错误检测的硬件努力，因为这些単元中的若干个的输出可以由相同的错误检测器处理。一些实施例涉及ー种错误检测器，该错误检测器确定指示错误检测器输入ニ进制字是否为纠错码的码字的错误检测位序列。错误检测器可以基于错误检测矩阵和错误检测器输入ニ进制字的乘积来确定错误检测位序列。该错误检测矩阵基于纠错码的校验矩阵。 此外，该错误检测矩阵包括比校验矩阵更少的行或者比校验矩阵更少的列。以这种方式，错误检测器的错误检测概率可以适应要求的错误检测概率，导致对于降低的错误检测概率要求的降低的硬件要求。因此，必要的硬件努力可以容易地适应具有不同的错误检测概率要求的应用。另外的实施例涉及ー种错误检测器，该错误检测器确定指示错误检测器输入ニ进制字是否为纠错码的码字的错误检测位序列。该错误检测器基于错误检测矩阵和错误检测输入ニ进制字的乘积来确定错误检测位序列。此外，该错误检测矩阵基于纠错码的校验矩阵，并且该错误检测矩阵包括可通过倒置校验矩阵的相应列的至少ー个元素或者相应行的至少ー个元素而导出的至少一列或至少一行。以这种方式，可以容易地找到适当的错误检测矩阵。例如，错误检测器可以被配置成确定指示错误检测器ニ进制字是否为长度为η 的具有q个信息位且具有(m，η)校验矩阵H的线性码C的码字的错误检测位序列，其中 m=n-q。此外，该错误检测器被配置成基于错误检测(1，η)矩阵L和错误检测器输入ニ进制字的乘积来确定错误检测位序列。错误检测矩阵L基于(1，η)矩阵M而确定，该矩阵M 被定义为变换矩阵K和矩阵H的积M=K H，其中K为(1，m) ニ进制矩阵，对于该ニ进制矩阵而言不是所有的元素都等于0并且7小于或等于m。错误检测矩阵L可以包括可通过倒置(1，η)矩阵M的相应列的至少ー个元素或者相应行的至少ー个元素而导出的至少一列或至少一行。換言之，可以基于矩阵M确定(1，η)错误检测矩阵L，该矩阵M为ニ进制(1，m) 变换矩阵K和纠错码的(m，η)校验矩阵H的积M=K H，其中K (变换矩阵)为(1，m) ニ进制矩阵，对于该ニ进制矩阵而言不是所有的元素都等于0，并且其中错误检测矩阵L包括可通过倒置校验矩阵的相应列的至少ー个元素或者相应行的至少ー个元素而导出的至少ー 列或至少一行。再换句话说，错误检测矩阵可以基于第一矩阵而确定，该第一矩阵通过将所述代码的校验矩阵与ニ进制矩阵相乘来确定，对于所述ニ进制矩阵而言不是所有的元素都等于零，并且其中错误检测矩阵包括可通过倒置第一矩阵的相应行的至少ー个元素或者第一矩阵的相应列的至少ー个元素而导出的至少一行或至少一列。为了从H矩阵导出L矩阵，例如，模2相加H的第一和第二行(例如通过与适当的矩阵K相乗)。确定的矩阵为M矩阵。为了确定L，例如倒置M矩阵的第一列的所有元素。另外的实施例涉及ー种用于检测编码ニ进制字中的错误的设备，该设备包括用于纠正位错误的装置和用于确定错误检测位序列的装置。用于纠正位错误的装置纠正由纠错码编码的有错编码ニ进制字的有错位子集中的可纠正位错误，使得在用于纠正位错误的装置无错误地工作的情况下纠正的位子集等于纠错码的码字的相应位集合。此外，用于确定错误检测位序列的装置确定指示错误检测器输入ニ进制字是否为纠错码的码字的错误检测位序列。错误检测器输入ニ进制字基于包含纠正的位子集以及有错编码ニ进制字的最大位真子集的纠正的编码ニ进制字。图8示出了依照ー个方面的实施例的用于检测编码ニ进制字中的错误的方法800的流程图。方法800包括纠正810由纠错码编码的有错编码二进制字的有错位子集中的可纠正位错误，使得在无错误地进行可纠正错误的纠正的情况下纠正的位子集等于纠错码的码字的相应位子集。此外，方法800包括确定820指示错误检测器输入二进制字是否为纠错码的码字的错误检测位序列。错误检测器输入二进制字基于包含纠正的位子集以及有错编码二进制字的最大位真子集的纠正的编码二进制字。此外，方法800可以包括代表上面描述的所提出构思的可选方面中的一个或多个的另外的步骤。图9示出了依照一个方面的实施例的用于检测由纠错码编码的多个编码二进制字中的错误的设备900的框图。设备900包括连接到错误检测器920的组合器910。组合器910通过组合所述多个编码二进制字的第一编码二进制字902和第二编码二进制字904 而确定组合二进制字912，使得在第一编码二进制字902和第二编码二进制字904为纠错码的码字的情况下确定的组合二进制字912为纠错码的码字，并且使得在第一编码二进制字 902或第二编码二进制字904不是纠错码的码字的情况下确定的组合二进制字912不是纠错码的码字。此外，错误检测器920可以确定指示确定的组合二进制字912是否为纠错码的码字的错误检测位序列922。通过将两个或更多编码二进制字组合成一个组合二进制字、使得在要组合的所有编码二进制字为纠错码的码字的情况下所述确定的组合二进制字为纠错码的码字，错误检测器920可以同时检测一个或多个所述编码二进制字中的错误。因此，可能只需一个错误检测器以用于检测多个编码二进制字中的错误，导致用于错误检测的显著降低的硬件努力。所述多个编码二进制字至少包括可以从两个独立源(例如错误纠正器、编码器或发送器)提供的第一编码二进制字和第二编码二进制字。然而，所述多个编码二进制字也可以包括由超过两个不同的独立源提供的超过两个编码二进制字。在该实例中，组合器可以通过组合所述多个编码二进制字的所有编码二进制字而确定组合二进制字912，使得在所述多个编码二进制字的所有编码二进制字为纠错码的码字的情况下所述确定的组合二进制字912为纠错码的码字，并且使得在所述多个编码二进制字的编码二进制字不是纠错码的码字的情况下所述确定的组合二进制字912不是纠错码的码字。例如，所述多个编码二进制字可以由一个或多个错误纠正器、编码器提供或者可以接收自一个或多个发送器。例如，第一编码二进制字可以由第一错误纠正器提供并且第二编码二进制字可以由第二错误纠正器提供，或者第一编码二进制字可以由错误纠正器提供并且第二编码二进制字可以由编码器提供。例如，在纠错码为线性纠错码的情况下，组合器可以包括用于确定组合二进制字的异或门。换言之，组合器910可以通过逐位逻辑异或功能来组合第一编码二进制字902 和第二编码二进制字904以获得组合二进制字912。可替换地，纠错码可以是非线性纠错码，并且组合器910可以基于该非线性纠错码实现第一编码二进制字902和第二编码二进制字904的组合，使得在第一编码二进制字 902和第二编码二进制字904为非线性纠错码的码字的情况下组合二进制字912为非线性纠错码的码字。
错误检测器920可以以各种不同的方式实现，例如，错误检测器920可以依照前面描述的错误检测器120、25、34、44、64的一个或多个方面或者可能变型而实现。在这一点上，组合二进制字912与错误检测器输入二进制字相应。此外，设备900可以包括错误纠正器。该错误纠正器可以纠正由纠错码编码的有错编码二进制字的有错位子集中的可纠正位错误，使得在错误纠正器无错误地工作的情况下纠正的位子集等于纠错码的码字的相应位子集。在该实例中，第一编码二进制字902包含纠正的位子集以及有错编码二进制字的最大位真子集。错误纠正器可以以各种不同的方式实现。例如，错误纠正器可以依照前面描述的错误纠正器110、23、61、62的一个或多个方面实施。在这一点上，第一编码二进制字902与前面提到的纠正的编码二进制字相应。与前面所提到的类似，有错子集可以是有错编码二进制字的位真子集，并且第一编码二进制字包含的有错编码二进制字的位真子集可以是相比于有错位子集的互补位子集。可替换地，有错位子集等于有错编码二进制字，并且第一编码二进制字仅仅包含代表纠正的有错编码二进制字的纠正的位子集。此外，设备900可以包括第二错误纠正器。该第二错误纠正器可以纠正由纠错码编码的第二有错编码二进制字的第二有错位子集中的可纠正位错误，使得在第二错误纠正器无错误地工作的情况下纠正的第二位子集等于纠错码的码字的相应位子集。在该实例中，第二编码二进制字904包含第二有错编码器主字的最大位真子集上的纠正的第二位子集。类似地，第一错误纠正器、第二错误纠正器可以依照上面提到的错误检测器的一个或多个方面来实现。在图6中已经示出且描述了用于检测由纠错码编码的多个编码二进制字中的错误的设备的实例，该设备包括两个错误纠正器和由异或门实现的组合器。作为第二错误纠正器的替换，设备900可以包括编码器，该编码器依照纠错码对二进制字进行编码以获得第二编码二进制字。此外，设备900可以包括一个或多个另外的错误纠正器和/或编码器，其提供所述多个编码二进制字的编码二进制字。与已经结合其他方面提到的类似，错误检测位序列922可以包括比纠错码的校验位数量更少的位，使得针对错误检测器的错误检测概率和硬件努力可以适应应用的要求。此外或者可替换地，错误检测器920可以确定错误检测位序列922，使得错误检测位序列922对于纠错码的第一码字子集而言等于第一预定义检测位序列，并且对于纠错码的第二码字子集而言等于第二预定义检测位序列。第一预定义检测位序列与第二预定义检测位序列不同并且第一子集与第二子集不同。此外，如果纠正的编码二进制字不是纠错码的码字，则错误检测位序列922可能不等于第一预定义检测位序列和第二预定义检测位序列。例如，第一预定义检测位序列的位都是0并且第二预定义检测位序列的位都是1。以这种方式，例如，也可以如上面已经描述的那样检测至少在错误检测器920的输出处的固定差错。
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如已经提到的，例如，错误检测器920可以基于错误检测矩阵和确定的组合二进制字912的乘积来确定错误检测位序列922。该错误检测矩阵基于纠错码的校验矩阵。该错误检测矩阵例如可以包括比校验矩阵更少的行或者比校验矩阵更少的列。可替换地或者此外，错误检测矩阵可以包括可通过倒置校验矩阵的相应列或相应行而导出的至少一列或至少一行。如前面已经提到的，可能是有错编码二进制字的编码二进制字可以例如由可寻址存储装置、编码器或发送器提供。这与已经结合图3所描述的类似。依照一个方面的一些实施例涉及一种用于检测由纠错码编码的多个编码二进制字中的错误的设备。该设备包括用于确定组合二进制字的装置和用于确定错误检测位序列的装置。用于确定组合二进制字的装置通过组合所述多个编码二进制字的第一编码二进制字和第二编码二进制字而确定组合二进制字，使得在第一编码二进制字和第二编码二进制字为纠错码的码字的情况下确定的组合二进制字为纠错码的码字，并且使得在第一编码二进制字或第二编码二进制字不是纠错码的码字的情况下确定的组合二进制字不是纠错码的码字。此外，用于确定错误检测位序列的装置确定指示所述确定的组合二进制字是否为纠错码的码字的错误检测位序列。图10示出了依照一个方面的实施例的用于检测由纠错码编码的多个编码二进制字中的错误的方法1000的流程图。方法1000包括通过组合所述多个编码二进制字的第一编码二进制字和第二编码二进制字而确定1010组合二进制字，使得在第一编码二进制字和第二编码二进制字为纠错码的码字的情况下确定的组合二进制字为纠错码的码字，并且使得在第一编码二进制字或第二编码二进制字不是纠错码的码字的情况下确定的组合二进制字不是纠错码的码字。此外，方法1000包括确定1020指示确定的组合二进制字是否为纠错码的码字的错误检测位序列。此外，方法1000可以包括代表上面描述的所提出构思的可选方面中的一个或多个的另外的步骤。在下文中，基于图2-7更详细地描述各方面。尽管这些实例示出了一起实现的不同方面，但是这些方面也可以彼此独立地实现。首先，将参照图2解释一个实施例。图2示出了用于纠错电路HiS 23 (错误纠正器)中的错误的错误检测的电路系统，该纠错电路例如使用线性码C来纠正输入数据中的错误。代码C的长度由η标示，并且信息位w = W1,…，％的数量由q标示，其中q<n。 纠错码的实例为例如在“Lin, S.，Costello, D.，"Error Control coding”，Prentice Hall, 1983，pp. 79-82 中描述的 Hamming 码、例如在 Fuji jwara, Ε.，"Code Design for Dependable Systems”，Wiley, 2006，pp. 98-101 中描述的 Hsiao 码、如例如在 "Fujijwara, Ε. , "Code Design for Dependable Systems”，Wiley, 2006 S. 98—101” 中描述的 Hsiao 码、例如在“Micheloni, R. , Marelli, A. und Ravasio, R. , "Error Correction Codes for Non. Volatile Memories" , Springer 2008, S. 48-54” 中描述的 BCH码以及如例如在“Micheloni, R. , Marelli, A. und Ravasio, R. "Error Correction Codes for Non-Volatile Memories” Springer 2008, S. 38-42”中描述的允许大多数解码的 Reed-Muller 码。
在应用中，代码由本领域技术人员以缩短的形式频繁地使用以使其适应实际要求的字宽。这可以通过删除未缩短的代码的H矩阵的列来完成。对于线性码C，通过下式从信息位w确定关联的码字ν v = w G
其中G为代码C的生成矩阵，并且G为(q，η)矩阵。基于以下关系
St = H · V，τ
可以校验字V’= ( V；，…，V；)是否为代码C的码字。在这里，ν’τ标示行矢量V’的
转置列矢量。H是(m，η)矩阵，即代码的H矩阵(校验矩阵或奇偶校验矩阵)，并且m=n-q的 S= (S1，…，sm)τ为字V’的伴随式。在这里，(S1，…，标示行矢量(S1，…，sm)的转置列矢量。如果ν’ =V为代码C的码字，则错误伴随式为s=0。图2中所示的设备是纠错电路23 (错误纠正器)和错误检测电路FE 25 (错误检测器)的设置(set up)。在纠错电路23的η位宽输入21处，将η位宽字ν’ = V；，…，V^ =V’ \ V’ 2 (V’ 1为纠正的位子集，V’ 2为有错编码二进制字的位真子集)输入到该纠错电路 23 中，其中 V，1 = V；，…，< 和 V，2 = v'p+1，…，\，且/7 彡/7 适用。如果 P=IiJlJv'1 由V’的所有η个分量组成并且V’ 2不包含分量。ν’1的分量是V’的由电路HiS 23纠正的P个分量，并且V’ 2的分量是V’的不由电路23纠正且在n-p位宽线22上引到其输出的n-p个分量。没有关于一般性的限制， 被纠正的分量被布置成左对齐，使得该描述变得更加简单。被纠正的位可以是线性码的数据位U1,…，Uk和校验位C1,…，cm，所述线性码的信息位w = W1,…％由数据位U1,…，Uk和地址位a = ，…，\组成，其中数据位u和校验位c存储在存储装置中的地址a之下，如下文将更详细地解释的。也可能的是P=n并且所有位被电路23纠正。在其P位宽输出24处，电路HiS输出值V^ot =Vcotm ,...,Vcorr^p ,
这些值与线22上的未纠正位V2 = V^41 ,...,Vm 一起提供以形成η位二进制字 1 '2
V =V V=V π V con corf,CorrfI，…，cor ,η °纠错电路23纠正由代码C的码字的前ρ位中的错误造成的且可由代码C纠正的字。首先，考虑电路23是无错误(无错误地工作)的情况。如果v’=v适用，其中ν
为代码C的码字，则以下适用Vcorr = V。如果C例如为1位纠正Hamming码，则该Hamming
码的所有码字以及由码字前P位中的1位错误造成的所有字由电路HiS 23纠正成码字。由码字的位ν’2中的1位错误造成的字不纠正成码字。如果将代码C的码字和通过专门在前 P位中的1位错误而起源于代码C的码字的、代码C的非码字提供给电路HiS 23的输入，则电路23输出代码C的码字。如果C为2位纠错BCH码，则通过电路23将该代码的所有码字以及由专门在前P位中的码字的1位和2位错误而造成的所有字纠正成码字。由码字的位ν’2中的错误而造成的所有字不被电路HiS 23纠正。如果C是例如码距为8的Reed-Muller码，其纠正电路可以例如实现为大多数解码并且其可以纠正所有3位错误，则所有码字以及通过专门在前ρ位中的1位、2位和3位错误而由码字造成的所有字被电路HiS 23纠正，但是由位ν’ 2中的错误造成的字不被纠正。纠错电路23可以是纠错码C的常规纠错电路。如果对于p<n，n-p位未被纠正，则例如简单地忽略用于代码C的纠错电路的未纠正输出并且不将其实现为硬件。令人感兴趣的是纠错电路23不仅将代码C的码字，而且将可以通过前ρ位中的至多t个错误从代码C的码字产生且应用到该电路HiS 23的输入的字变换成代码C的
Wi- Vcorr，如果代码C允许纠正t个位错误的话。如果电路23是有错的或者包含错误，则这可以因为不是代码C的码字而看出。如果将代码的码字或者可以通过无错电路ras 23而将纠正为代码C的码字的代码C的非码字输入到有错纠错电路23，则这可以被检测到，如果不是码字的话。这有利地通过错误检测电路FE 25进行检测，该错误检测电路如上所指示的那样用于纠错电路HiS 23中的错误的错误检测。在该实例中，错误检测电路FE 25是具有η个输入和1个输出A1,…，A1的组合电路，其中1彡m，该组合电路在其输出处输出1分量二进制错误信号f = ，…，f1;使得当
输入用于错误信号f/1= f2i2 =…=f^1 = 0或f/1= f2i2 =…=f^1 = 1的码字
适用时并且在不是所有的分量f/1…=f 1相等的情况下，检测出没有码字输入到电路FE 25。这或者由纠错电路HiS 23中的错误造成，或者指示不可纠正字ν’存在于纠错电路的
输入处并且电路HiS的纠正不成功。在这一点上，如果i」=0适用，则/f = ,而如果ij=l 适用，则/f — /i,并且其中j取值1，…，1。如果例如所有值“，…，I1等于UfJf/1= fi，…，f 1 = f\，并且在码字输入处，适用fi = f2 =…=f\ = 1或者= f2 =…=fx = 并且检测到错误， 如果不是所有的分量fi，…，f\都相等的话。例如，如果1=1，j2=0, j3=0, j4=l，…
,J1=I'则 JT = h-燈=J2-I^ = TWf = h----Jf = Sh 并且在码字的输入处/, — 72 — % 二二.，.—力适用，并且指示错误，如果不是所有的分量 /I-72:7a·/4”…//都相等的话。在这里，有利的是通过选择电路FE 25的输出的数量1，与复制和比较形成对照的是，例如针对错误检测的复杂度可以随着1的变化而变化，并且可以适应请求的错误检测概率；于是，当对于f = f1;...，fx预定义两个不同的占用(例如1，1，...，1和0，0，...，0) 时，当不同的码字应用于错误检测电路FE 25的输入时，无错情况下的输出A1，…，A1采取两个不同的值并且因此至少针对至少纠错电路HiS 23的连续无错操作中的输出的固定为 0和固定为1错误进行测试，这例如不是在实现加倍和比较时比较器的输出的情况。
进一步有利的是，也可以由一个单一错误检测电路通过逐分量地异或其输出来校验例如芯片上的若干纠错电路，如下文将更详细地解释的。在图4中图解说明了电路FE 34的1个输出A1，…，A1引向1位组合功能SFEl的 1个输入中，该组合功能具有在其输出处输出错误信号ei的控制值。作为具体的功能，在图 3中选择具有1个输入具有控制值1的或非门36(实现逻辑或非功能)，使得ei=l适用于
=f2 =··· =fi = 0并且ei = 0适用于= f2 =··· =f\ = 1。如果值ip i2，…，仁之一等于 0，则错误检测电路FE 34的相应输出在其连接到或非门35的相应输入之前倒置。图5示出了电路FE 44的输出A1，…，A1如何同时连接到组合电路SFEl 45的1个输入以实现具有在其输出处输出错误信号ei的控制值1的布尔函数，并且连接到组合电路 SFEO 47的1个输入以实现具有在其输出处输出错误信号％的控制值0的布尔函数。组合电路SFEl 45和组合电路SFEO 47可以一起实现如上面提到的错误指示确定器。作为具体的电路，在这里，选择具有控制值1的用于组合电路SFEl的或非门46以及用于组合电路 SFEO 47的具有控制值0的与门48。假设I1 = i2 =... = i10 如果 f\= ... = fx = 1 适用，Me1 = 0且％ = 1，并且如果f\=…Zf1 = 0适用，则力=1且％ = 0，使得于是在电路FE 44的输入处应用不同的码字\。 时，对于ejn^输出不同的值。如果f的不是所有的分量都相等，则力=e2，并且于是检测到ei = %适用的、图5中的电路23的、其自身表现为非码字v。OT的错误。在图3中，针对一个实施例图解说明了当数据位U1,…，Uk和校验位C1,…，Cffl形成由图2的电路23纠正的位时以及当存储装置中位u和c存储于其下的地址位a = a1; ...，ar未被纠正时如何在电路FKS 23的电路输入处形成部分字ν 1和ν 2。数据位U和地址位a形成在这里假设为可分离的纠错码的q个信息位w = W1,-，Wq,使得根据信息位u和a确定校验位C并且在编码中不改变信息位。当写入时，位u和 c在存储装置51中存储在地址a之下，并且当再次读取时在地址a之下读出。当写入时， 假设u、a、c为代码C的码字。如果再次在该地址处读出数据，则它可能错误地改变，使得通常读出可能与U、c不同的u’、c’。而且，地址可能错误地形成，使得代替该地址的是，地址a’将被考虑。读出的数据U’，c，= ν1由图2中的纠错电路23纠正，而地址位 a’= ν 2不被纠正，并且错误的地址位导致在错误检测电路FE 25的输入处的非码字v。。
=
V1—ο在下文中，针对实例解释如何可以实际地确定用于错误检测的组合电路FE 25。错误检测电路FE 25 (错误检测器)例如实现功能 fT= L · ντ,
其中L为(1，η)矩阵并且fT标示行矢量f=(f\，. . . , fx)的转置列矢量。矩阵L (错误检测矩阵)可以例如通过下式确定 M = K · H = (M1, - ,Mn),
其中H为纠错码C的(m，η) H矩阵(校验矩阵)，并且变换矩阵K为不等于零矩阵的二进制(1，m)矩阵。下文适用m = η q, 1 < 1彡m，并且M1,…Mn为矩阵M的1分量列。具有列L1, ."1^的(1，η)矩阵L= (L1, L2,…，Ln)在这里根据矩阵M = K H≤=M1, M2,…M1确定，使得对于h (hη)列的子集{Ln，…，LiJ，矩阵L的这h列是矩阵 M的相应倒置列。对于矩阵L的这h列，以下适用Lil = M n, Li2= M i2，-,Lih= M ih，而对于所有其他l_h列，对于j = h+l,-,n, Lij = Mu适用，并且其中列M通过倒置列^
的所有1个分量而由矩阵M的列Mij形成。例如，如果h=0，则没有矩阵M的列被倒置，并且L=K H。在另一个实例中，可能的是矩阵K等于m维单位矩阵，使得M=I H=H适用。也可能的是，矩阵K仅仅包含一个单一元素1而所有其他元素为0。为了更详细地解释矩阵L的确定，作为纠错码的实例，现在考虑具有(4. 9)H矩阵且具有矩阵K=I4 (变换矩阵)的缩短的Hamming码，其中I4为4维单位矩阵。在该实例中， M=H，其中
权利要求
1.一种用于检测编码ニ进制字中的错误的设备，该设备包括错误纠正器，被配置成纠正由纠错码编码的有错编码ニ进制字的有错位子集中的可纠正位错误以形成纠正的位子集，使得在错误纠正器无错误地工作的情况下纠正的位子集等于纠错码的码字的相应位子集；以及错误检测器，被配置成确定指示错误检测器输入ニ进制字是否为纠错码的码字的错误检测位序列，其中错误检测器输入ニ进制字基于包含纠正的位子集以及有错编码ニ进制字的最大位真子集的纠正的编码ニ进制字。
2.依照权利要求1的设备，其中纠错码包括一定数量的校验位，并且其中错误检测位序列包括比纠错码的校验位数量更少的位。
3.依照权利要求1的设备，其中错误检测器被配置成确定错误检测位序列，使得错误检测位序列对于纠错码的第一码字子集而言等于第一预定义检测位序列，并且对于纠错码的第二码字子集而言等于第二预定义检测位序列，其中第一预定义检测位序列与第二预定义检测位序列不同，并且纠错码的第一码字子集与纠错码的第二码字子集不同。
4.依照权利要求3的设备，其中如果错误纠正器输出的纠正的编码ニ进制字不是纠错码的码字，则错误检测位序列不等于第一预定义检测位序列和第二预定义检测位序列。
5.依照权利要求3的设备，其中第一预定义检测位序列的位都为0并且第二预定义检测位序列的位都为1。
6.依照权利要求1的设备，其中有错位子集是有错编码ニ进制字的位真子集，其中错误纠正器输出的纠正的编码ニ进制字包含的有错编码ニ进制字的位真子集是相比于有错位子集的互补位子集。
7.依照权利要求1的设备，其中有错位子集等于有错编码ニ进制字，其中纠正的编码 ニ进制字仅包含代表纠正的有错编码ニ进制字的纠正的子集。
8.依照权利要求1的设备，其中错误检测器被配置成基于错误检测矩阵和错误检测器输入ニ进制字的乘积来确定错误检测位序列，其中该错误检测矩阵基于纠错码的校验矩阵。
9.依照权利要求8的设备，其中错误检测矩阵包括比校验矩阵更少的行或者比校验矩阵更少的列。
10.依照权利要求8的设备，其中错误检测矩阵包括通过倒置校验矩阵的相应列的至少ー个元素或者相应行的至少ー个元素或者通过倒置由变换矩阵和校验矩阵的乘积得到的矩阵的相应列的至少ー个元素或者相应行的至少ー个元素而导出的至少一列或至少ー 行。
11.依照权利要求1的设备，其中纠错码为线性纠错码。
12.依照权利要求1的设备，其中有错编码ニ进制字包括代表数据位的第一位组、代表纠错码的校验位的第二位组以及代表地址位的第三位組，其中有错位子集仅仅包含第一位组和第二位組，其中纠正的编码ニ进制字包含纠正的位子集以及有错编码ニ进制字的第三位組。
13.依照权利要求12的设备，进ー步包括可寻址存储装置，其中至少第一位组和第二位组存储在由第三位组指示的可寻址存储装置的地址处。
14.依照权利要求1的设备，进ー步包括組合器，该组合器被配置成通过组合纠正的编码ニ进制字和第二编码ニ进制字而确定错误检测器输入ニ进制字，使得在纠正的编码ニ进制字和第二编码ニ进制字为纠错码的码字的情况下错误检测器输入ニ进制字为纠错码的码字，并且使得在纠正的编码ニ进制字或第二编码ニ进制字不是纠错码的码字的情况下错误检测器输入ニ进制字不是纠错码的码字。
15.依照权利要求14的设备，进ー步包括第二错误纠正器，该第二错误纠正器被配置成纠正由纠错码编码的第二有错编码ニ进制字的第二有错位子集中的可纠正位错误以形成第二纠正的编码ニ进制字，使得在第二错误纠正器无错误地工作的情况下纠正的第二位子集等于纠错码的码字的相应位子集，其中第二纠正的编码ニ进制字包含第二有错编码ニ 进制字的最大位真子集以及纠正的第二位子集。
16.依照权利要求14的设备，进ー步包括编码器，该编码器被配置成依照纠错码对ニ 进制字进行编码以获得可以包括第二有错编码ニ进制字的第二编码ニ进制字。
17.依照权利要求14的设备，其中組合器被配置成通过逐位逻辑异或功能来组合纠正的编码ニ进制字和第二编码ニ进制字以获得错误检测器输入ニ进制字。
18.依照权利要求1的设备，进ー步包括错误指示确定器，该错误指示确定器被配置成基于错误检测位序列来确定指示是否检测到错误检测器输入ニ进制字中的错误的错误指示位序列，其中该错误指示位序列在对于纠错码的所有码字仅可获得错误检测位序列的一个可能值的情况下包括一位，或者该错误指示位序列在对于纠错码的不同码字可获得错误检测位序列的至少两个不同的可能值的情况下包括两位。
19.ー种错误检测器，被配置成确定指示错误检测器输入ニ进制字是否为线性纠错码的码字的错误检测位序列，其中该错误检测器被配置成基于错误检测矩阵和错误检测器输入ニ进制字的乘积来确定错误检测位序列，其中该错误检测矩阵基于线性纠错码的校验矩阵，并且其中该错误检测矩阵包括比线性纠错码的校验矩阵的行数量更少的行或者比线性纠错码的校验矩阵的列数量更少的列。
20.ー种错误检测器，被配置成确定指示错误检测器输入ニ进制字是否为纠错码的码字的错误检测位序列，其中该错误检测器被配置成基于错误检测矩阵和错误检测输入ニ进制字的乘积来确定错误检测位序列，其中该错误检测矩阵基于纠错码的校验矩阵，其中该错误检测矩阵包括通过倒置校验矩阵的相应列的至少ー个元素或者相应行的至少ー个元素或者通过倒置由变换矩阵和校验矩阵的乘积得到的矩阵的相应列的至少ー个元素或者相应行的至少ー个元素而导出的至少一列或至少一行。
21.ー种用于检测用于纠正线性纠错码C的码字中的错误的电路中的错误的电路系统 S，包括纠错电路，其中该纠错电路包括用于输入包括两个位组ν’ 1 = 、...，Vp和ν’2 = Vjh4..., V:的η分量ニ进制字ν’ = ν;...,‘的η个ニ进制输入以及用于输出第一位组的P个纠正的位V^t = Vcwr>1 ,...,Vcorf7p的ρ个输出，其中1彡ρ彡η适用，其中线性纠错码包括长度为η、具有q个信息位的码字ν = V1，…，Vn = ν1, v2，其中 q<n并且这些码字包括第一位组ν1 = V1,-, Vp和第二位组ν2 = vp+1，…，vn，其中第一位组中的错误由纠错电路纠正为バ并且第二位组中的错误不被纠正，并且其中由纠错电路纠正的第一位组的位V1以及第二位组的未纠正的位υ’2形成η位ニ进制字v。。
= VしV 29其中纠错电路被设置成使得在纠错电路无错误时，当输入码字V e C吋，Vcorr= V适用；并且存在具有η个ニ进制输入和1个ニ进制输出A1,…，A7且被配置成输出1分量错误信号も…，も的错误检测电路，所述1分量错误信号形成7个确定的ニ进制值ら，i2…ら的错误信号f =も…，も，使得对于代码C的任何码字v。OT的输入而言，对于错误信号的分量，fv'l __f tl■*/ i J jL ‘J f-适用，并且被配置成输入非码字v。。 ，错误信号的分量的不是所有分量f/1，f2i2，…， だ1都相等，并且在错误信号f的分量f/1，f212,…，だ1的不是所有值都相等并且1 く η -q适用吋，错误检测电路指示错误，并且其中如果、=0适用，则斤ニア:,适用，j=l,…，1，并且如果、=1适用，则/;:i 一/:；。
22. 一种用于检测编码ニ进制字中的错误的方法，该方法包括 纠正由纠错码编码的有错编码ニ进制字的有错位子集中的可纠正位错误以形成纠正的位子集，在可纠正位错误的纠正无错误地完成的情况下所述纠正的位子集等于纠错码的码字的相应位子集；以及确定指示错误检测器输入ニ进制字是否为纠错码的码字的错误检测位序列，其中错误检测器输入ニ进制字基于包含纠正的位子集以及有错编码ニ进制字的最大位真子集的纠正的编码ニ进制字。
全文摘要
本发明涉及用于检测编码二进制字中的错误的设备和方法。一种用于检测编码二进制字中的错误的设备包括错误纠正器和错误检测器。错误纠正器纠正由纠错码编码的有错编码二进制字的有错位子集中的可纠正位错误，使得在错误纠正器无错误地工作的情况下纠正的位子集等于纠错码的码字的相应位子集。此外，错误检测器确定指示错误检测器输入二进制字是否为纠错码的码字的错误检测位序列。错误检测器输入二进制字基于包含纠正的位子集以及有错编码二进制字的最大位真子集的纠正的编码二进制字。
文档编号H04L1/00GK102546095SQ201110395108
公开日2012年7月4日 申请日期2011年12月2日 优先权日2010年12月3日
发明者M.戈塞尔, T.克恩, T.拉贝纳尔特, U.巴克豪森 申请人:英飞凌科技股份有限公司