专利名称：暂停图像传感器中的列寻址的制作方法
技术领域：
本发明大体来说涉及供在数码相机及其它图像捕获装置中使用的电子图像传感器，且更特定来说涉及供与电子图像传感器一起使用的取样及读出技术。
背景技术：
典型的固态电子图像传感器包含布置成二维阵列的若干个光敏图片元素(“像素”)。这些像素通常形成于半导体材料中且具有积累从电子-空穴对(由进入像素的光子形成)产生的电荷的性质。在电荷耦合式装置(CCD)图像传感器中，可通过将电荷移出阵列来从所述图像传感器读取所积累的电荷。或者，在有源像素传感器(APQ中，电荷可由位于阵列内接近像素的电路转换成电压且可以扫描方式对所得电压进行取样及读取。APS图像传感器还称作互补金属氧化物半导体(CM0Q图像传感器。根据常规实践，CMOS图像传感器中像素信号的取样及读出通常涉及将给定行中的所有像素信号取样到列电路中，且接着以顺序方式从所述列电路读出整行所取样像素信号。此取样及读出操作逐行地前进，直到读出整个像素阵列。在常规实践中，取样与读出操作在时间上不重叠，且取样操作表示从阵列读取像素信号所需要的总时间的显著部分。标题为“具有稀疏滤色器阵列图案的图像传感器的取样及读出(Sampling andReadout of an Image Sensor Having a Sparse Color Filter Array Pattern)，，的第 2009/0195681号美国专利申请公开案(其以引用方式并入本文中)揭示CMOS图像传感器的取样及读出，其中像素信号的取样与先前取样的像素的读出同时发生。在此方案中，针对从像素阵列输出的每一列信号提供两个列电路。来自选定像素的像素信号由所述列电路中的一者在正在读出另一列电路中的先前取样的像素信号的同时取样。通过以此方式重叠取样与读出操作，消除用于取样操作的时间量。此减少从阵列读取像素信号所需要的总时间且增加图像传感器的帧读出速率。除像素信号外，所述取样操作还可对系统噪声进行取样。由于上文所描述的取样操作针对整行像素信号同时发生，因此存在所捕获系统噪声与整行所取样像素信号或一行所取样像素信号的一部分相关的情况。在如上文所描述的成像系统中，此行相关噪声在所捕获图像中产生令人不快的视觉瑕疵。在CMOS图像传感器的常规非重叠取样与读出中，可通过在取样时间期间关闭噪声产生者(特别是到读出电路的部分的时钟信号)来减小系统噪声。然而，在上文所概述的重叠取样与读出操作中，在取样期间关断到读出电路的时钟信号并非一选项，因为读出操作与取样操作同时发生。因此，尽管同时取样与读出技术提供读出时间的改善，但其也增加对取样系统噪声及所招致的令人不快的行相关视觉瑕疵的易感性。
发明内容
简要总结来说，根据本发明的一个方面，本发明提供一种图像传感器，其包括具有多个列输出及连接到每一列输出的一输出电路的二维像素阵列。每一输出电路经配置以操作同时取样与读取操作。时序产生器输出列地址序列，所述列地址序列由电连接到每一输出电路的列解码器接收。所述时序产生器在取样操作期间暂停所述列地址序列且在所述取样操作的结束重新开始所述列地址序列。本发明的另一方面提供一种用于从图像传感器读出图像的方法。所述图像传感器包括二维像素阵列，所述二维像素阵列具有多个列输出及连接到每一列输出的一输出电路，其中每一输出电路经配置以操作同时取样与读取操作。所述方法通过在每一输出电路中起始同时取样与读取操作而开始。在第一取样操作期间，例如针对像素RESET信号的取样操作，暂停所述列地址序列。当所述第一取样操作完成时，所述列地址序列重新开始。在第二取样操作期间，例如针对像素SIGNAL信号的取样操作，再次暂停所述列地址序列。当所述第二取样操作完成时，所述列地址序列重新开始。所述列地址序列的暂停可重复，直到已取样并读出所述像素阵列的所有信号。在本发明的两个方面中，可在所述列地址序列被暂停时存储从每一输出电路输出的像素数据。所述像素数据的存储选择性地延迟所述像素数据的输出以实现像素数据的不中断输出数据流。有利效果根据本发明的图像传感器及图像捕获方法对于减少捕获图像所需要的时间同时减小所捕获图像中的噪声有用。这些图像传感器及方法具有宽广的应用且众多类型的图像捕获装置可有效地使用这些传感器及方法。
参考以下图式可更好地理解本发明的实施例。图式的元件未必相互成比例。图1是在根据本发明的实施例中的图像捕获装置的简化框图；图2是在根据本发明的实施例中的CMOS图像传感器的俯视图的框图；图3是图2中所示的像素阵列202的更详细图示；图4是图2中所示的AFE电路212的框图；图5是图2中所示的取样与读出输出电路210的一部分的电路图；图6描绘图2中所示的取样与读出输出电路210的非同时取样与读取操作的示范性时序图；图7描绘图2中所示的列输出电路210的同时取样与读取操作的示范性时序图；图8是用于暂停在根据本发明的实施例中的列读出的方法的流程图。图9描绘图8中所示的方法的示范性时序图；图10描绘用以通过使用数字缓冲器使来自图9的中断数据串流连续的电路的框图；及图11描绘图10中所示的电路的示范性时序图。
4CN 102547169 A
具体实施例方式在整个说明书及权利要求书中，除非上下文另有明确规定，以下术语取与本文明
确相关联的含义。“一(a、an)”及“所述(the)”的含义包括多个参考，“在......中(in)”
的含义包括“在......中(in)”及“在......上(on)”。术语“连接”意指所连接物项
之间的直接电连接，或通过一个或一个以上无源或有源中间装置的间接连接。术语“电路 (circuit) ”意指连接在一起以提供所要的功能的有源或无源的单个组件或多个组件。术语 “信号(signal) ”意指至少一个电流、电压或数据信号。另外，例如“在......上(on)”、“在......上方(over)”、“顶部(top)”、“底部
(bottom)”等方向性术语是参考正描述的图的定向来使用。由于可以若干不同定向来定位本发明实施例的组件，因此方向性术语的使用是仅出于图解说明目的而绝无限制性。参考图式，在所有视图中相同编号指示相同部件。图1是在根据本发明的实施例中的图像捕获装置的简化框图。在图1中将图像捕获装置100实施为数码相机。所属领域的技术人员将认识到数码相机仅为可利用并入有本发明的图像传感器的图像捕获装置的一个实例。其它类型的图像捕获装置也可与本发明一起使用，例如，举例来说，手机相机、扫描仪及数字视频摄像放像机。在数码相机100中，来自被摄体景物的光102输入到成像级104。成像级104可包括常规元件，例如透镜、中性密度滤光片、光阑及快门。光102由成像级104聚焦以在图像传感器106上形成图像。图像传感器106通过将入射光转换成电信号来捕获一个或一个以上图像。数码相机100进一步包括处理器108、存储器110、显示器112及一个或一个以上额外输入/输出(1/0)元件114。尽管在图1的实施例中展示为单独元件，但成像级104 可与图像传感器106及(可能)数码相机100的一个或一个以上额外元件集成在一起以形成相机模块。举例来说，在根据本发明的实施例中处理器或存储器可与图像传感器106集成于相机模块中。举例来说，可将处理器108实施为微处理器、中央处理单元(CPU)、专用集成电路 (ASIC)、数字信号处理器(DSP)或其它处理装置或多个此类装置的组合。成像级104及图像传感器106的各种元件可通过从处理器108供应的时序信号或其它信号来控制。可将存储器110配置为任何类型的存储器，例如，举例来说，随机存取存储器 (RAM)、只读存储器(ROM)、快闪存储器、基于磁盘的存储器、可拆卸存储器或以任一组合的其它类型的存储元件。由图像传感器106捕获的给定图像可由处理器108存储于存储器 110中且呈现于显示器112上。显示器112通常为有源矩阵彩色液晶显示器(IXD)，但也可使用其它类型的显示器。举例来说，额外1/0元件114可包括各种屏幕上控制件、按钮或其它用户界面、网络接口或存储器卡接口。应了解，图1中所示的数码相机可包含所属领域的技术人员已知的类型的额外或替代元件。本文中未特定展示或描述的元件可从此项技术中已知的元件中选择。如前文所述，本发明可实施于各种各样的图像捕获装置中。此外，本文中所描述的实施例的某些方面可至少部分地以由图像捕获装置的一个或一个以上处理元件执行的软件的形式来实施。此软件可以被赋予本文中所提供的教示的直接方式来实施，如所属领域的技术人员将了解。现在参照图2，其展示在根据本发明的实施例中的图像传感器106的俯视图的框图。图像传感器106包括通常布置成行与列以形成像素阵列202的若干个像素200。图像传感器106进一步包括列解码器204、行解码器206、数字逻辑208、多个取样与读出输出电路210及模拟前端(AFE)电路212。行解码器206将控制信号提供到像素阵列202中的像素200行。这些控制信号中的一些控制信号用以从个别像素行读出信号。其它控制信号用以将个别像素行复位到已知电位。数字逻辑208包括控制寄存器214、时序产生器216、模拟前端(AFE)时钟控制器 218、模拟前端(AFE)接口 220及数字缓冲器222。在根据本发明的实施例中，控制寄存器 214存储在中止列寻址信号之前发生的时钟周期的数目。优选地接近取样操作的结束中止所述列寻址信号。如果太靠近取样周期的结束中止寻址信号，那么仍可存在来自计时/寻址的噪声，其将展示为图像瑕疵。如果过早地中止寻址信号，那么将使性能降级。何时中止寻址信号的时序由有效地减小或消除噪声的中止的最小长度决定。时序产生器216产生操作图像传感器106所需要的时序及控制信号，包括到列解码器204及行解码器206的控制列及行寻址信号的输出的地址信号。AFE时钟控制器218 启用及停用(即，暂停)到AFE电路212的AFE时钟信号输入。AFE时钟控制器从时序产生器接收ENABLE信号，且当被启用时其产生AFE时钟信号。在根据本发明的实施例中，时序产生器对时钟脉冲进行计数且产生ENABLE信号(由AFE时钟控制器使用)以暂停AFE 时钟信号。AFE接口 220从AFE电路212接收数据输出且数字缓冲器222存储从AFE电路 212输出的数据以产生从图像传感器输出的数据的不中断流。像素阵列202中的每一像素列电连接到取样与读出输出电路210。取样与读出输出电路210对从像素列输出的模拟信号进行取样并保持所述模拟信号。列解码器204顺序寻址取样与读出输出电路210以读出所取样模拟信号。通过AFE电路212将从取样与读出输出电路210输出的每一模拟信号放大、调节并转换成数字信号。列解码器204及行解码器206具有所属领域的技术人员众所周知的数个替代实施方案。举例来说，列解码器204可以是众多解码器中的接受呈二进制码、格雷码或某一其它码的数字列地址的一种解码器，且提供基于所述列地址选择特定取样与读出输出电路的输出。或者，列解码器204可为依序选择取样与读出输出电路的移位寄存器。类似选项可供用于行解码器206。此外，从取样与读出输出电路读取所取样像素信号的序列不需要遵循严格的次序或数值序列，但可包括跳过一个或一个以上取样与读出输出电路、以不同序列次序读取不同的取样与读出输出电路块及以伪随机序列读取取样与读出输出电路。类似选项适用于行解码器206所提供的行控制信号。所属领域的技术人员已知的所有这些选项及其它选项在本发明的范围内，且术语列解码器及行解码器不限制任何方法且分别广泛地适用于用于选择列及行的所有方法。另外，选择取样与读出输出电路以进行读取的所有序列及控制基于行的操作的所有序列均在本发明的范围内。在根据本发明的实施例中，图像传感器106实施为形成于单个单体式半导体裸片上的x_y可寻址图像传感器。在根据本发明的另一实施例中，图像传感器106实施为x-y 可寻址图像传感器，其组件或电路形成于两个或两个以上堆叠半导体裸片上。CMOS图像传感器是x-y可寻址图像传感器的一个实例。在根据本发明的其它实施例中，图像传感器106的功能块的部分可实施在图像传感器106外部。仅以举例的方式，时序产生器216可实施于现场可编程门阵列(FPGA)中。或者，数字逻辑208及AFE电路212可包括在单独的集成电路中。与像素阵列202的取样及读出以及对应图像数据的处理相关联的功能性可至少部分地以存储于存储器110(见图1)中且由处理器108执行的软件的形式实施。取样与读出电路的部分可布置在图像传感器106外部，或与像素阵列200整体地形成于(举例来说) 具有光电检测器及像素阵列的其它元件的共用集成电路上。所属领域的技术人员将认识到在根据本发明的其它实施例中可实施其它外围电路配置或架构。图3是图2中所示的像素阵列202的更详细图示。像素阵列200包括具有光活像素200列302及行304的有源区域300。光活像素200每一者包括响应于入射光而收集并存储光生电荷载子的一个或一个以上光电检测器(未展示)。光活像素200用以捕获景物的图像。参考区域306包括暗参考像素行，而参考区域308包括暗参考像素列。暗参考像素通常由不透明层或光屏蔽覆盖，以防止光撞击像素。暗参考像素用以测量在没有光的情况下在图像传感器106中产生的电荷量。在根据本发明的实施例中，暗参考像素可构造有光电检测器或不构造有光电检测器。在根据本发明的实施例中，将从参考区域306中的暗参考像素行读取的信号一起求平均以提供逐列暗偏移参考。所述暗偏移参考用以校正列固定图案偏移(列固定图案噪声)。在根据本发明的实施例中，将从参考区域306中的暗参考像素列读取的信号一起求平均以提供逐行暗偏移参考。所述暗偏移参考用以校正行时间偏移(行时间噪声)。所属领域的技术人员将认识到，像素阵列202可具有可布置成任何配置的数百万到数千万个像素。仅以举例的方式，暗参考像素行可坐落于像素阵列202的顶部及底部处。 或者，可将光活像素约束于子阵列中，其中暗参考像素行及列包围所述子阵列的每一边缘。 另一替代方案在像素阵列202内散布暗参考像素，使得暗参考像素与光活像素混合。现在参照图4，其展示图2中所示的AFE电路212的框图。在根据本发明的实施例中，AFE电路212从每一像素接收模拟信号的差分对。一个模拟信号识别为RESET且另一信号识别为SIGNAL。AFE电路212放大并调节RESET及SIGNAL模拟信号，且将所述模拟信号转换成数字信号。AFE电路212包括一个或一个以上信号处理块。在所图解说明的实施例中，AFE电路212包括模/数转换器(ADC)400及模拟信号处理器(ASP)402。在根据本发明的实施例中，ASP 402包括串联连接的两个级联可变增益放大器404、406、连接到所述串中的第一可变增益放大器(例如，放大器406)的输入的信号求和节点408及连接到所述信号求和节点的数/模转换器(DAC)410。RESET及SIGNAL输入到信号求和节点408中且第二可变增益放大器(例如，放大器404)的输出输入到ADC 400中。根据本发明的其它实施例包括一个或一个以上可变增益放大器。DAC 410及信号求和节点408用于模拟暗偏移校正。将时钟信号AFE CLOCK提供到ADC 400及ASP 402。此时钟信号使ADC 400及ASP 402的取样及转换操作与取样与读出输出电路210的顺序输出同步。尽管ASP 402的元件的典型设计包括切换式电容器或需要使用计时信号(例如，AFECL0CK)的其它设计方法，但不需要AFE CLOCK的替代非切换设计方法可用于ASP 402的元件。图5是图2中所示的取样与读出输出电路210的一部分的电路图。取样与读出输出电路210包括取样开关500、取样与保持电容器502、读出(或列启用)开关504及差分模拟输出总线506。差分模拟输出总线506连接到图2中所示的AFE电路212。图5描绘准许与先前取样的像素行的读出同时对像素行进行取样的输出电路的示范性布置。此称为同时取样与读取操作。像素阵列202中的每一列输出(N+0_PIX0UT、 N+1_PIX0UT...)连接到相应输出电路210中的四个取样开关500的输入。每一取样开关 500的输出连接到取样与保持电容器502。每一取样与保持电容器502连接到读出开关504 的输入。读出开关504的输出连接到输出总线506。在所图解说明的实施例中，输出总线506包括两个信号线，一个用于RESET信号且一个用于SIGNAL信号。四个读出开关的每一群组中的两个读出开关的输出连接到输出总线506中的RESET信号线。四个读出开关的每一群组中的其它两个读出开关的输出连接到输出总线506中的SIGNAL信号线。每一列输出选择性地经由相应取样开关500连接到相应输出电路210中的四个取样与保持电容器502中的一者。提供每一输出电路210中的两个取样与保持电容器502以取样并保持来自像素的复位信号，而其它两个取样与保持电容器502取样并保持来自所述像素的图像信号。连接到用于复位信号的两个取样与保持电容器502的取样开关500由取样与保持复位(SHR)信号控制。连接到用于图像信号的两个取样与保持电容器502的取样开关500由取样与保持信号(SHS)控制。尽管图5中未展示像素阵列202的内部细节，所属领域的技术人员将认识到所述阵列中的个别像素读出电路可由两个或两个以上像素共享。举例来说，像素阵列202中的物理像素行可包含像素对，其中每一对共享共用输出信号。在此情况下，提供于输出(N+0_ PIXOUT、N+1_PIX0UT...)上的信号中的每一者将表示每一对像素中的仅一者的输出，或可能每一对中的两个像素的组合输出。因此，为读出物理行中的每一个别像素，使用两个取样与读出操作；一个取样与读出操作用于组成所述行的对中的两个像素中的每一者。因此，对取样或读取像素行的提及应理解为包括全物理像素行、来自物理行的交替像素、来自物理行的组合像素对或依据像素阵列内的像素结构及读出电路共享布置的细节的其它替代方案。通过借助读出开关504将取样与保持电容器502顺序连接到输出总线506来读出保持于取样与保持电容器502中的信号。列解码器204中的每一输出经由逻辑门(例如， “与”门514、520)电连接到四个读出开关的每一群组中的相应读出开关504。列解码器204 解码列地址C0LADDR，以便选择性地启用四个读出开关的每一群组中的两个读出开关504 且选择取样与保持电容器502的一个差分对进行读出。SELECT信号确定哪些取样与保持电容器502可供用于取样及哪些取样与保持电容器502可供用于读出。举例来说，当SELECT为低时，“与”门508准许SHR信号操作四个取样开关500的每一群组中的最左边取样开关(例如，开关510)，以允许将复位信号存储于最左边取样与保持电容器(例如，电容器512)中。“与”门514准许N+x_C0LEN信号(即， N+0_C0LEN、N+1_C0LEN...)选择四个取样电容器502的每一群组的右边对进行读出。当SELECT为高时，“与”门516准许取样到从四个取样与保持电容器502的每一群组的左边开始第三个电容器(例如，电容器518)中，而“与”门520准许N+x_C0LEN信号选择四个取样与保持电容器502的每一群组的左边对。“与”门确保取样操作与读出操作关于取样电容器502的使用是互斥的。
SHS信号以类似于SHR信号的方式操作。举例来说，当SELECT为低时，“与”门522 准许SHS信号操作四个取样开关500的每一群组中的取样开关524，以允许将图像信号存储于取样与保持电容器526中。“与”门514准许N+x_C0LEN信号选择四个取样电容器502 的每一群组的右边对进行读出。当SELECT为高时，“与”门5 准许取样到最右边取样与保持电容器502(电容器 530)中，而“与”门520准许N+x_C0LEN信号选择四个取样与保持电容器502的每一群组的
左边对。现在参照图6，其展示图2及图5中所示的取样与读出输出电路210的非同时取样与读取操作的示范性时序图。在取样期间保持SELECT线为低且在读出期间保持其为高，因此仅使用一组取样与保持开关500、一组对应取样与保持电容器502及一组对应读出开关 504。在取样(时间、与t2之间的时间周期)期间，保持列地址C0LADDR处于不寻址任何有源列进行读出的给定状态X。SHR及SHS信号操作以取样并保持像素RESET信号(时间 tQ到时间、)，随后是像素SIGNAL信号(时间、到时间t2)。在对像素行中的所有RESET 及SIGNAL信号进行取样之后(在时间t2之后的时间周期)，C0LADDR开始提供顺序地址， 以便读出所取样信号。图7描绘图2及图5中所示的取样与读出输出电路210的同时取样与读取操作的示范性时序图。假设先前取样操作已将信号存储于取样与读出电容器中以用于读出，那么 C0LADDR立即开始从四个取样与读出电容器502的每一群组中的右边对的取样与读出电容器读出所述信号(见时间、)，而SHR(时间t3到时间t4)及SHS (时间t4到时间t5)取样到四个取样与读出电容器502的每一群组中的左边对的取样与读出电容器中。C0LADDR中的 X意指寻址序列已完成且将C0LADDR设定为不寻址任何有源列进行读出的值。当取样及读出操作在时间t6处完成时，SELECT线切换四个取样与读出电容器502 的每一群组中的两组取样与读出电容器的功能。C0LADDR接着开始读出左边对的取样与读出电容器，而SHR及SHS取样到四个取样与读出电容器502的每一群组中的右边对的取样与读出电容器中。在图7实施例中，读出活动正在SHR及SHS的临界下降沿处发生。此升高可连同所要的像素复位或信号一起取样到取样电容器中的系统噪声的电位。现在参照图8，其展示用于暂停在根据本发明的实施例中的列寻址的方法的流程图。最初，起始同时取样与读取操作，如框800中所示。从像素行的信号取样与先前取样的信号的列读出两者在实质相同的时间开始，使得同时执行取样与列读出(例如，图7中的时间 t3)。接下来，如框802中所示，在SHR周期(SHR周期是图7中的时间t3到时间t4)的结束之前的N个时钟周期，暂停供应到列解码器204的列寻址序列。N的值指定于可编程控制寄存器(例如，举例来说，控制寄存器214)中，或由根据本发明的实施例中的设计固定。 举例来说，值N经选择以实现可能的最短中止。如果N太短，那么仍可存在通过取样捕获的系统噪声。如果N太长，那么将降低性能，因为寻址序列的完成被延迟。当SHR周期在SHR信号的下降沿处完成时，列寻址序列到列解码器的供应重新开始(框804)。在根据本发明的实施例中，所述列地址序列在其在框802中被暂停的地方重新开始。图9是以图形方式展示框802及804中所描述的操作的时序图。图9中的SH信
9号对应于图7中的SHR信号或SHS信号。图9提供额外细节且在图7中的时间t4处的SHR 或图7中的时间t5处的SHS的下降沿周围展示本发明的实施例。当在框802及804的背景下考虑时，SH信号应被视为SHR信号。如图9中所示，在SHR取样周期的结束之前的某一时间(在图9中的时间ts#)，C0LADDR被暂停，如框802中所描述。紧紧在SHR的结束之后(在图9中的时间tK处)，C0LADDR重新开始，如框804中所描述。接下来，如框806中所示，在SHS周期(SHS周期是图7中的时间t4到时间t5)的结束之前的M个时钟周期，暂停供应到列解码器的列寻址序列。M的值指定于可编程控制寄存器(例如，举例来说，控制寄存器214)中，或由根据本发明的实施例中的设计固定。当SHS周期在SHS信号的下降沿处完成时，列寻址序列到列解码器的供应重新开始(框808)。在根据本发明的实施例中，所述列地址序列在其在框806中被暂停的地方重新开始。与框802及804相同，图9以图形方式展示框806及808中所描述的操作。当在框806及808的背景下考虑时，SH信号应被视为SHS信号。如图9中所示，在SHS取样周期的结束之前的某一时间(在图9中的时间、处)，C0LADDR被暂停，如框806中所描述。 紧紧在SHS的结束之后(在图9中的时间tK处)，C0LADDR重新开始，如框808中所描述。所述列地址序列的暂停可重复，直到已取样并读出像素阵列的所有信号。如结合图10及图11更详细地描述，可在列地址序列被暂停时存储从每一输出电路输出的像素数据。所述像素数据的存储选择性地延迟所述像素数据的输出以实现像素数据的不中断输出数据流。图9图解说明图8中所示的方法的示范性时序图。在此实施例中，在取样时间的结束周围将到列解码器的列地址C0LADDR序列(图2及图5)暂停一个或一个以上时钟周期，此处由取样与保持信号SH展示。在根据本发明的实施例中，列地址C0LADDR序列的此暂停在每一取样周期的结束发生。举例来说，列地址序列在SHR的结束暂停且在SHS的结束再次暂停。当列地址C0LADDR在列地址序列期间改变时，每一新列地址经由列读取解码器 204(图幻传播，从而有效地取消选择一个列输出电路并选择不同的列输出电路。新选择的列输出电路致使差分模拟输出总线506(图5)中的RESET及SIGNAL线改变。此切换活动产生可由在此时间期间发生的取样过程取样的系统噪声。通过在取样时间的结束周围暂停到列解码器的列地址序列，归因于与改变列地址相关联的切换活动的系统噪声被消除，借此在此临界取样时间处减小系统噪声。在根据本发明的一个或一个以上实施例中，图像传感器的输出可由不能够处置由 AFE时钟信号的暂停导致的数据流的中断的成像系统或处理系统接收。图10描绘用以通过使用数字缓冲器使来自图9的中断数据串流连续的电路的框图。图11图解说明图10中所示的电路的示范性时序图。电路1000接收中断的ADC输出ADC OUT (见图9)且从图像传感器输出所要的不中断数据流DOUT (见图10及图11)。来自ADC 400的ADC OUT输出通过AFE接口 220接收于数字逻辑208(图幻中。此数据输出串流将由于列寻址序列的一次或一次以上暂停而在其中具有一个或一个以上中断。通过AFE接口 220捕获的数据在其被接收时存储于数字缓冲器222中。从数字缓冲器222读出数据的每一行在第一数据被写入到缓冲器中之后开始若干个时钟周期，其中时钟周期的数目大于或等于如图11中所示在读出的每一行期间列地址序列被暂停的时钟周期的总数目。在根据本发明的实施例中，数字缓冲器222由具有可选择深度的先入先出(FIFO)存储器构成，但所属领域的技术人员将认识到其它实施方案也是可能的。尽管图11展示从列寻址序列的单次中断恢复，但多次中断可在对像素行进行取样时发生。多次中断可(举例来说)在对像素复位及信号电平单独取样(举例来说，使用 SHR及SHS信号)时发生。在多次中断的情况下，必须充分地延迟来自DOUT的输出数据的开始以预期所有列寻址中断的总组合时间。数字缓冲器222在同一行中的所有中断期间存储中断ADC输出ADC OUT。已特别参考本发明某些优选实施例详细描述了本发明，但应理解，可在本发明的精神及范围内实现变化及修改。举例来说，本文中已关于复位信号及图像信号的同时取样与读出描述了根据本发明的实施例。根据本发明的其它实施例不限于这些信号。本发明的实施例可同时读出并取样任何信号及任何数目个信号。另外，已参考特定组件及电路描述了所图解说明的实施例。根据本发明的其它实施例不限于这些特定组件。举例来说，在图5中所示的实施例中可使用除“与”门以外的逻辑门及不同类型的开关。尽管本文中已描述本发明的特定实施例，但应注意本申请案不限于这些实施例。 特定来说，在相容的情况下，关于一个实施例所描述的任何特征也可用在其它实施例中。而且，在相容的情况下，不同实施例的特征可交换。部件列表100 图像捕获装置102 光104 成像级106 图像传感器108 处理器110 存储器112 显示器114 输入/输出(I/O)元件200 像素202 像素阵列204 列解码器206 行解码器208 数字逻辑210 取样与读出电路212 模拟前端(AFE)214 控制寄存器216 时序产生器218 模拟前端时钟控制器220 模拟前端接口
222数字缓冲器300有源区域302光活像素列304光活像素行306行参考区域308列参考区域400模/数转换器(ADC)402模拟信号处理器(ASP)404可变增益放大器406可变增益放大器408信号求和节点410数/模转换器(DAC)500取样开关502取样与保持电容器504读出开关506差分模拟输出总线508“与”门510取样开关512取样与保持电容器514“与”门516“与”门518取样与保持电容器520“与”门522“与”门524取样开关526取样与保持电容器528“与”门530取样与保持电容器1000不中断数据流输出电路
权利要求
1.一种用于从图像传感器读出图像的方法，所述图像传感器包括二维像素阵列，所述二维像素阵列具有多个列输出及连接到每一列输出的一输出电路，其中每一输出电路经配置以操作同时取样与读取操作，所述方法包含在每一输出电路中起始同时取样与读取操作； 在第一取样操作期间，暂停列地址序列；及在所述第一取样操作的完成时或在所述第一取样操作的完成之后，重新开始所述列地址序列。
2.根据权利要求1所述的方法，其进一步包含 在第二取样操作期间，暂停所述列地址序列；及在所述第二取样操作的完成时或在所述第二取样操作的完成之后，重新开始所述列地址序列。
3.根据权利要求1所述的方法，其进一步包含选择性地存储从所述输出电路输出的像素数据的至少一部分。
4.根据权利要求2所述的方法，其中在所述第一取样操作期间将所述列地址序列暂停预定的第一数目个时钟周期。
5.根据权利要求4所述的方法，其中在所述第二取样操作期间将所述列地址序列暂停预定的第二数目个时钟周期。
6.根据权利要求5所述的方法，其中所述预定的第一与第二数目个时钟周期是相同的。
7.根据权利要求5所述的方法，其中所述预定的第一与第二数目个时钟周期是不同的。
全文摘要
本发明涉及暂停图像传感器中的列寻址。一种图像传感器包括二维像素阵列，所述二维像素阵列具有多个列输出及连接到每一列输出的一输出电路。每一输出电路经配置以操作同时取样与读取操作。时序产生器输出列地址序列，所述列地址序列由电连接到每一输出电路的列解码器接收。所述时序产生器在取样操作期间暂停所述列地址序列的所述输出且在所述取样操作的结束时重新开始所述列地址序列的所述输出。
文档编号H04N5/374GK102547169SQ20111044289
公开日2012年7月4日 申请日期2011年12月20日 优先权日2010年12月20日
发明者拉维·姆鲁斯尤恩贾亚, 杰夫里·S·格斯滕伯格, 约翰·T·康普顿 申请人:全视科技有限公司