专利名称：一种异步数据速率自适应复接装置的制作方法
技术领域：
本实用新型涉及通信领域中采用异步数据速率自适应方法复接的复接设备。本装置适用于传输多种速率的异步数据不需要人工设置的智能复接器。
背景技术：
复接器传输异步数据业务时，当接入的异步数据速率经常改变时，例如从110bps、 300bps、600bps—直到19. 21ibps，通常有两种复接方法，一是不使用速率自适应，当接入的终端设备速率改变时，复接器通过键盘、液晶等监控装置手动改变为与终端一致的速率，占用的复接带宽基本上与速率一致，缺点是速率比较多时，设置界面比较复杂且很容易设错； 二是使用速率自适应，在异步数据速率小于或等于19. 2kbps时，复接带宽都占用64k，不用手动设置复接器的速率，缺点是当速率比较低时，例如IlObps时，浪费了极大的复接带宽， 特别是无线通信时带宽更为宝贵，此种方法很不经济，有必要考虑一种新的方法。
实用新型内容本实用新型的目的在于避免上述背景技术中两种方法的不足之处为复接器提供一种即节省带宽又能自动改变速率的异步数据复接方法。在第一种方法中复接部分通过监控设置速率从而确定传输所需带宽，在第二种方法中复接部分并不需要知道异步数据的速率，所有速率占用相同的传输带宽，本方法在复接前先通过速率识别模块自动识别出异步数据的速率，复接部分用判断出来的速率进行传输带宽的分配；复接部分采用指示有效数据长度方法识别每帧传输的有效字节数，同时对指示长度加以保护，分接部分通过识别有效长度标志位，恢复出异步数据信息，这样提高数据传输效率的同时，也提高了其传输性能。本装置尤其适用于微波、散射等高误码率的无线信道。本实用新型还具有集成化程度高、电路简单、体积小、使用方便、性能稳定可靠等优点。本实用新型的目的是这样实现的一种异步数据速率自适应复接装置，包括复接部分和分接部分，所述复接部分包括速率识别模块1、异步接收器2、接收缓存器3、同步发送器4 ；速率识别模块1的输入端口 1连接异步码流入，速率识别模块1的速率错误复位输入端口 2连接异步接收器2的输出端口 2，速率识别模块1的速率标识输出端口 3同时连接异步接收器2的输入端口 3和同步发送器4的输入端口 7 ；异步接收器2的写使能输出端口 4连接接收缓存器3的输入端口 1， 异步接收器2的写数据输出端口 5连接接收缓存器3的输入端口 2 ；接收缓存器3的数据输出端口 3连接同步发送器4的输入端口 1，接收缓存器3的读空输出端口 4连接同步发送器4的输入端口 2，接收缓存器3的读使能输入端口 5连接同步发送器4的输出端口 3，接收缓存器3的时钟输出端口 6连接同步发送器4的输入端口 4 ；同步发送器4的输出端口 5 连接同步码流出，同步发送器4的输出端口 6连接同步时钟出；所述分接部分，由同步接收器5、发送缓存器6、异步发送器7组成；同步接收器5 的输入端口 1为同步码流入，同步接收器5的输入端口 2为同步时钟入，同步接收器5的写使能输出端口 3连接发送缓存器6的输入端口 1，同步接收器5的写数据输出端口 4连接发送缓存器6的输入端口 2 ；发送缓存器6的读使能输入端口 3连接异步发送器7的输出端口 1，发送缓存器6的读数据输出端口 4连接异步发送器7的输入端口 2，发送缓存器6的读空输出端口 5连接异步发送器7的输入端口 3 ；异步发送器7的输出端口 4连接异步码流出；其中同步发送器4由复接计数器8、写入数据控制模块9、复接缓存器10、读出数据控制模块11和复接模块12组成；复接计数器8的时钟输入端口 1连接接收缓存器3的输出端口 6，复接计数器8的读接收缓存器使能输出端口 2同时连接接收缓存器3的输入端口 5和写入数据控制模块9的输入端口 1，复接计数器8的速率输入端口 3连接速率识别模块 1的输出端口 3 ；写入数据控制模块9的输入端口 2连接接收缓存器3的输出端口 4，写入数据控制模块9的输入端口 3连接接收缓存器3的输出端口 3，写入数据控制模块9的写入字节计数器输出端口 4连接读出数据控制模块11的输入端口 4，写入数据控制模块9的写使能输出端口 5连接复接缓存器10的输入端口 1，写入数据控制模块9的写地址输出端口 6连接复接缓存器10的输入端口 2，写入数据控制模块9的写数据输出端口 7连接复接缓存器10的输入端口 3 ；复接缓存器10的读使能输入端口 4连接读出数据控制模块11的输出端口 1，复接缓存器10的读地址输入端口 5连接读出数据控制模块11的输出端口 2，复接缓存器10的数据输出端口 6连接读出数据控制模块11的输入端口 3 ；读出数据控制模块11的数据输出端口 5连接复接模块12的输入端口 1 ；复接模块12的输出端口 2连接同步码流出，复接模块12的输出端口 3连接同步时钟出；同步接收器5由抗衰落帧同步模块13、分接计数器14、接收字节计数器15、写缓存控制模块16组成；抗衰落帧同步模块13的输入端口 1连接同步码流入，抗衰落帧同步模块13的输入端口 2连接同步时钟入，抗衰落帧同步模块13的帧头标志输出端口 3连接分接计数器14的输入端口 2，抗衰落帧同步模块13的时钟输出端口 4连接分接计数器14的输入端口 1 ；分接计数器14的位计数器输出端口 3连接接收字节计数器15的输入端口 1 ； 接收字节计数器15的接收使能输出端口 2连接写缓存控制模块16的输入端口 1 ；写缓存控制模块16的写使能输出端口 2连接发送缓存器6的输入端口 1，写缓存控制模块16的写数据输出端口 3连接发送缓存器6的输入端口 2。本实用新型具有如下优点1.本实用新型在同一个装置内完成异步数据的速率自适应、复接和分接功能。传统的速率自适应方法传输带宽固定为64k，允许异步数据的最大速率是19. 21ApS，不适合在散射等高误码率信道中应用，易造成误码扩散和滑码，本方法用高钟采样异步数据的跳变沿确定接入数据的速率，从而自动改变复接所需带宽，复接时对有效净荷的长度进行了保护，一般不会由于标志位的判错而滑码，提高数据传输效率的同时，也提高了其传输性能，最大速率也不受限制。2.本实用新型各部件采用大规模可编程集成电路制作，可灵活使用于多种速率异步数据的速率自适应复接，修改移植方便，同时还具有电路简单、体积小、成本低廉、性能稳定可靠等优点，在工程中实用性强。
[0012]图1是本实用新型复接部分实现的原理方框图；图2是本实用新型分接部分实现的原理方框图；图3是本实用新型同步发送器4的原理方框图；图4是本实用新型同步接收器5的原理方框图。
具体实施方式
参照图1至图4，本实用新型复接部分由速率识别模块1、异步接收器2、接收缓存器3、同步发送器4组成；分接部分由同步接收器5、发送缓存器6、异步发送器7组成。速率识别模块1是本装置的关键，作用是判断出接入异步数据的速率，保证后续模块工作在正确的速率下，判断速率的依据是根据异步数据的特点寻找数据中最小的脉冲宽度，并且保持最小值，在速率从高速到低速改变时，这样做很容易，但在速率从低速到高速改变时， 脉冲宽度还保持在原来的最小值会出问题，必须利用起始位和终止位的关系来判断速率是否正确，方法是如果终止位错误计数达到10次(终止位应该为高电平，若为低电平即为错误)，就要复位脉冲宽度最小值(付给最大值)重新搜索最小值，直到正确为止，程序中还加了一种保护，如果在1秒钟内接收到数据但没有搜索到保持的最小脉冲宽度值也要复位最小值重新搜索，保证了速率的准确可靠；异步接收器2的作用是用高速时钟对输入的异步数据进行计数，在中间位置对数据进行采样，把一个字节完整的接收下来，去掉起始位和停止位，并行写入接收缓存器；接收缓存器3的作用是存入接收的并行异步数据，在同步发送需要的时候读出，用FPGA的双端口 RAM实现；同步发送器4是比较复杂的模块之一，如图2 所示，作用是把数据从接收缓存器中并行读出，同步复接后串行发送出去，复接计数器模块 8产生复接的全局计数器，写入数据控制模块9根据全局计数器每隔8比特从接收缓存器中读入一个字节，产生写入复接缓存器的写使能、写地址、写数据、写入字节计数器等信号，复接缓存器10的作用是把不连续写入的数据，变为连续的数据读出，读出数据控制模块11根据全局计数器和写入字节计数器产生读使能、读地址等信号把数据从接收缓存器中读出， 复接模块12将读出的有效异步数据和写入字节计数器(即本帧中有效数据的长度)放置到一定的帧格式中，加上帧头转换为同步信息输出；同步接收器5的作用是通过识别有效长度标志位，恢复出有效数据信息，如图3所示，抗衰落帧同步模块13通过搜索帧头信息位进行帧同步，分接计数器模块14通过帧同步的帧头复位脉冲从而产生分接的全局计数器， 接收字节计数器模块15根据分接计数器接收有效数据长度标志位，大数判决后确定本帧中有效字节的个数，写缓存控制模块16根据有效数据长度指示位对异步数据进行接收，产生写使能、写地址等信号，把串行数据变为并行数据写人发送缓存器；发送缓存器6的作用是存入接收的并行数据，在异步发送需要的时候读出；异步发送器7的作用是当发送缓存器中有数据时，等待发送移位寄从器空闲后，将数据读入发送移位寄从器中，同时按照异步串行数据格式加上起始位和停止位，将数据异步发送出去。工作原理复接部分主要完成异步到同步转换，异步码流首先经过速率识别模块判断出异步数据的速率，输出到各个模块，异步接收模块根据此速率对异步数据进行接收，串并转换后存入接收缓存器，同时对速率是否正确进行判断，如果正确则继续接收，如果不正确输出复位脉冲到速率识别模块，以便重新进行速率判决，同步发送器从接收缓存器中把数据并行
6读出，然后根据帧结构把数据插入到相应时隙中串行输出； 分接部分主要实现同步到异步转换，同步接收器首先对接收到的同步数据进行抗衰落帧同步，然后按帧格式接收有效数据，接收后并行存入发送缓存器中，异步发送模块每发送完一个字节即从缓存器中并行读入下一个字节，再按异步串行帧格式发送出去。
权利要求1.一种异步数据速率自适应复接装置，其特征在于包括复接部分和分接部分，所述复接部分包括速率识别模块(1)、异步接收器O)、接收缓存器(3)、同步发送器；速率识别模块(1)的输入端口 1连接异步码流入，速率识别模块(1)的速率错误复位输入端口 2连接异步接收器(2)的输出端口 2，速率识别模块⑴的速率标识输出端口 3同时连接异步接收器O)的输入端口 3和同步发送器的输入端口 7 ；异步接收器O)的写使能输出端口 4连接接收缓存器C3)的输入端口 1，异步接收器( 的写数据输出端口 5连接接收缓存器(3)的输入端口 2 ；接收缓存器(3)的数据输出端口 3连接同步发送器的输入端口 1，接收缓存器(3)的读空输出端口 4连接同步发送器的输入端口 2，接收缓存器 (3)的读使能输入端口 5连接同步发送器(4)的输出端口 3，接收缓存器(3)的时钟输出端口 6连接同步发送器的输入端口 4;同步发送器的输出端口 5连接同步码流出，同步发送器⑷的输出端口 6连接同步时钟出；所述分接部分，由同步接收器(5)、发送缓存器(6)和异步发送器(7)组成；同步接收器(5)的输入端口 1连接同步码流入，同步接收器(5)的输入端口 2连接同步时钟入，同步接收器( 的写使能输出端口 3连接发送缓存器(6)的输入端口 1，同步接收器( 的写数据输出端口 4连接发送缓存器(6)的输入端口 2 ；发送缓存器(6)的读使能输入端口 3连接异步发送器(7)的输出端口 1，发送缓存器(6)的读数据输出端口 4连接异步发送器(7) 的输入端口 2，发送缓存器㈩)的读空输出端口 5连接异步发送器(7)的输入端口 3 ；异步发送器(7)的输出端口 4连接异步码流出。
2.根据权利要求1所述的一种异步数据速率自适应复接装置，其特征在于同步发送器由复接计数器(8)、写入数据控制模块(9)、复接缓存器(10)、读出数据控制模块(11)和复接模块(1 组成；复接计数器(8)的时钟输入端口1连接接收缓存器C3)的输出端口 6，复接计数器(8)的读接收缓存器使能输出端口 2同时连接接收缓存器C3)的输入端口 5和写入数据控制模块(9)的输入端口 1，复接计数器⑶的速率输入端口 3连接速率识别模块⑴的输出端口 3 ；写入数据控制模块(9)的输入端口 2连接接收缓存器(3)的输出端口 4，写入数据控制模块(9)的输入端口 3连接接收缓存器(3)的输出端口 3，写入数据控制模块(9)的写入字节计数器输出端口 4连接读出数据控制模块(11)的输入端口 4， 写入数据控制模块(9)的写使能输出端口 5连接复接缓存器(10)的输入端口 1，写入数据控制模块(9)的写地址输出端口 6连接复接缓存器(10)的输入端口 2，写入数据控制模块 (9)的写数据输出端口 7连接复接缓存器(10)的输入端口 3 ；复接缓存器(10)的读使能输入端口 4连接读出数据控制模块(11)的输出端口 1，复接缓存器(10)的读地址输入端口 5 连接读出数据控制模块(11)的输出端口 2，复接缓存器(10)的数据输出端口 6连接读出数据控制模块(11)的输入端口 3 ；读出数据控制模块(11)的数据输出端口 5连接复接模块(12)的输入端口1 ；复接模块(12)的输出端口 2连接同步码流出，复接模块(12)的输出端口 3连接同步时钟出。
3.根据权利要求1或2所述的一种异步数据速率自适应复接装置，其特征在于同步接收器(5)由抗衰落帧同步模块(13)、分接计数器(14)、接收字节计数器(15)、写缓存控制模块(16)组成；抗衰落帧同步模块(1 的输入端口 1连接同步码流入，抗衰落帧同步模块(1 的输入端口 2连接同步时钟入，抗衰落帧同步模块(1 的帧头标志输出端口 3连接分接计数器(14)的输入端口 2，抗衰落帧同步模块(1 的时钟输出端口 4连接分接计数器(14)的输入端口 1 ；分接计数器(14)的位计数器输出端口 3连接接收字节计数器(15) 的输入端口 1 ；接收字节计数器(1 的接收使能输出端口 2连接写缓存控制模块(16)的输入端口 1 ；写缓存控制模块(16)的写使能输出端口 2连接发送缓存器(6)的输入端口 1， 写缓存控制模块(16)的写数据输出端口 3连接发送缓存器(6)的输入端口 2。
专利摘要本实用新型一种异步数据速率自适应复接装置，包括复接部分和分接部分，所述复接部分包括速率识别模块(1)、异步接收器(2)、接收缓存器(3)、同步发送器(4)，分接部分包括同步接收器(5)，发送缓存器(6)，异步发送器(7)；本设计为多功能复接器、无线通信的辅助复接器中的异步数据复接提供了一种高效的方法，解决了以往不使用速率自适应时界面设置复杂、操作繁琐或者使用传统速率自适应方法时在异步数据速率比较低时浪费带宽的问题。本设计采用可编程数字逻辑器件实现，集成化程度高、体积小、特别适用于需传输多种速率的异步数据而不用人工设置的智能复接器。
文档编号H04J3/08GK202261319SQ201120412759
公开日2012年5月30日 申请日期2011年10月26日 优先权日2011年10月26日
发明者郜金刚 申请人:中国电子科技集团公司第五十四研究所