专利名称：时间检测电路、ad转换器以及固体摄像装置的制作方法
技术领域：
本发明涉及时间检测电路以及使用该时间检测电路的AD转换器和固体摄像装置。本申请基于2010年8月6日在日本申请的特愿2010-177756号主张优先权，在此援引其内容。
背景技术：
作为现有的时间检测电路的一例，已知有图8所示的结构(例如参照专利文献1、2)。首先，对图8的时间检测电路的结构以及动作进行说明。图8示出了现有例的时间检测电路的结构。图8所示的时间检测电路由延迟部30、比较部31、锁存部33以及计数部34构成。延迟部30具有使输入信号延迟后输出的多个延迟单元DU
DU[7]。向开头的延迟单元DU
输入起始脉冲(=StartP)。比较部
31具有电压比较器，该电压比较器被输入作为时间检测对象的模拟信号Signal和随着时间的经过而减少的斜波Ramp，并输出表示模拟信号Signal与斜波Ramp的比较结果的信号。锁存部33具有对延迟部30的输出CKO CK7的逻辑状态进行锁存的锁存电路D_0 D_7。计数部34具有根据来自延迟部30的输出CK7进行计数的计数电路。在比较部31中，生成与模拟信号Signal的振幅对应的时间间隔(时间轴方向的大小)。缓冲电路是使输入信号反转后输出的反转缓冲电路。在此，为了便于理解本说明书中的说明而采用了反转缓冲电路的结构。在缓冲电路的输出Hold为高电平时，构成锁存部33的锁存电路D_0 D_7处于有效(enable)状态，按原样输出延迟单元DU
DU[7]的输出CKO CK7。此外，在缓冲电路的输出Hold从高电平转变为低电平时，锁存电路D_0 D_7成为无效(disable)状态，对与此时的延迟单元DU
DU[7]的输出CKO CK7对应的逻辑状态进行锁存。控制信号RST是用于进行构成计数部34的计数电路的复位动作的信号。另外，虽然没有明示对计数部34的计数结果的逻辑状态进行锁存的计数锁存电路，但通过使用具有锁存功能的计数电路，计数电路兼用作计数锁存电路。接着，对现有例的动作进行说明。图9示出了现有例的时间检测电路的动作。首先，在与比较部31的比较开始相关的定时(第一定时)，向延迟部30输入周期与延迟部30的延迟时间大致一致的时钟作为起始脉冲(=StartP)。由此，延迟部30开始进行动作。构成延迟部30的延迟单元DU
使起始脉冲(=StartP)反转和延迟后输出为输出CK0，构成延迟部30的延迟单元DU
DU[7]分别使前级的延迟单元的输出反转和延迟后输出为输出CKl CK7。延迟单元DU [O] DU [7]的输出CKO CK7被输入到锁存部33的锁存电路D_0 D_7。由于缓冲电路的输出Ho I d为高电平，所以锁存电路D_0 D_7为有效状态，按原样输出延迟单元DU
DU[7]的输出CKO CK7。计数部34根据作为锁存部33的锁存电路D7的输出Q7而输出的延迟部30的输出CK7进行计数动作。在该计数动作中，通过输出CK7的上升或下降，计数值增加或减少。在模拟信号Signal和斜波Ramp大致一致的定时(第二定时)输出CO反转。在缓冲电路中对比较部31的输出CO进行缓冲之后(第三定时)，缓冲电路的输出Hold成为低电平。由此，锁存电路D_0 D_7成为无效状态。此时，与延迟单元DU[O] DU[7]的输出CKO CK7对应的逻辑状态被锁存电路D_0 D_7锁存。通过锁存电路D_7停止动作，由此，计数部34对计数值进行锁存。根据锁存部33锁存的逻辑状态和计数部34锁存的计数值，得到与模拟信号Signal对应的数据。根据上述现有例的时间检测电路，能够得到与时间间隔对应的数据。即、能够检测与时间间隔对应的时间。也可以利用上述的时间检测电路，构成将模拟信号转换为数字信号的AD转换器。现有技术文献专利文献专利文献1:日本特开2009-38726号公报专利文献2 :日本特开2009-38781号公报
发明内容
发明所要解决的课题在上述现有的时间检测电路中，由于构成锁存部33的锁存电路D_0 D_6在时间间隔的期间动作，所以锁存部33所消耗的电流值变大，很难减少时间检测电路的消耗电流。在现有例的时间检测电路中，在从第一定时起到第三定时为止的期间，构成锁存部33的锁存电路D_0 D_6始终动作。对于延迟部30的输出CKO CK7，由于频率一般较高，所以在构成锁存部33的锁存电路D_0 D_6中消耗电流，因此很难减少时间检测电路自身的消耗电流。在此，作为在AD转换器中使用了现有例的时间检测电路的具体设备的例子，考虑数字照相机(DSC)等中使用的成像器。具体地，假定为像素为2000万像素、帧频为60帧/秒的规格。另外，假设对应每一像素列配置AD转换器。为了便于说明，将2000万像素的像素排列设为纵横4000行X5000列，并为了进一步简化，假设没有消隐(blanking)期间，则在每一秒读出的像素信号的行数如下。60 帧 / 秒 X 4000 行 / 帧=240K 线 / 秒S卩、一行的读出频率是240KHZ。例如当由高位7比特(计数部34的计数值)和低位3比特(构成锁存部33的锁存电路D_0 D_7的数据)构成10比特的AD转换时，需要以一行的读出频率的128 (=27)倍、即30MHz左右从延迟部30输出时钟CKO CK7。在此，当假定构成锁存部33的每个锁存电路的消耗电流值为IuA/个时，每一列的锁存电路D_0 D_6的消耗电流值如下。IuA/ 个 X 7 个=7uA另外，由于将锁存电路0_7的输出用作构成计数部34的计数电路的计数时钟，所以在计算中没有包含锁存电路D_7的输出。即、5000列的消耗电流值为35mA。在该计算中没有考虑在AD转换器从像素接收数据之前的待机期间等、无法进行作为AD转换的比较动作的期间，此外，除去了在上述像素以外从OB (Optical Black，光学黑)像素读出像素信号的期间或消隐时间，因此，认为实际上是比如上述那样估计的频率30MHz还高的频率。本发明提供能够减少消耗电流的时间检测电路、AD转换器以及固体摄像装置。解决课题的手段本发明的时间检测电路具有延迟部，其具有使输入信号延迟后输出的多个延迟单元，并在与第一脉冲的输入相关的第一定时开始动作；锁存部，其对所述多个延迟单元的逻辑状态进行锁存；计数部，其根据从所述多个延迟单元中的任意一个输出的时钟进行计数；计数锁存部，其对所述计数部的状态进行锁存；以及锁存控制部，其在与第二脉冲的输入相关的第二定时使所述锁存部有效，在从所述第二定时起经过了规定的时间的第三定时，使所述锁存部以及所述计时锁存部执行锁存。优选的是，所述延迟部是圆环状地连接所述多个延迟单元而成的圆环延迟电路。优选的是，还具有比较部，该比较部输入规定的模拟信号和随着时间的经过增加或减少的参照信号，并在所述参照信号相对于所述模拟信号满足规定的条件时输出比较信号，所述比较信号输入到所述锁存控制部，所述第一定时与所述参照信号输入到所述比较部的定时相关，所述第二定时与所述比较信号输入到所述锁存控制部的定时相关。此外，本发明的AD转换器具有上述的时间检测电路；生成所述参照信号的参照信号生成部；以及运算部，其根据所述锁存部中锁存的所述逻辑状态和所述计数锁存部锁存的所述状态，生成数字信号。此外，本发明的固体摄像装置具有行列状地配置了根据入射的电磁波的大小输出像素信号的多个像素的摄像部；输入与所述像素信号对应的所述模拟信号的上述的AD转换器，其中针对构成所述摄像部的所述像素的每一列或每多列设置了所述比较部、所述锁存部、所述计数部、所述计数锁存部以及所述锁存控制部。发明的效果根据本发明，在与第二脉冲的输入相关的第二定时使锁存部有效，在从第二定时起经过了规定时间的第三定时使锁存部以及计数锁存部执行锁存，由此缩短了锁存部的动作时间，从而能够减少消耗电流。
图1是示出本发明的第一实施方式的时间检测电路的结构的电路图。图2是示出本发明的第一实施方式的时间检测电路的动作的时序图。图3是示出本发明的第二实施方式的时间检测电路的结构的电路图。图4是示出本发明的第二实施方式的时间检测电路的动作的时序图。图5是示出本发明的第三实施方式的时间检测电路的结构的电路图。图6是示出本发明的第三实施方式的时间检测电路的动作的时序图。图7是示出本发明的第四实施方式的固体摄像装置的结构的框图。图8是示出现有的时间检测电路的结构的电路图。图9是示出现有的时间检测电路的动作的时序图。
具体实施方式
以下，参照
本发明的实施方式。(第一实施方式)首先，说明本发明的第一实施方式。图1示出了本实施方式的时间检测电路的结构的一例。以下，对本例的结构进行说明。图1所示的时间检测电路由延迟部30、信号生成部32、锁存部33以及计数部34构成。延迟部30具有使输入信号延迟后输出的多个延迟单元DU[O] DU[7]。向开头的延迟单元DU [O]输入起始脉冲(=StartP )。信号生成部32生成对锁存部33以及计数部34的动作进行控制的控制信号。信号生成部32具有反转延迟电路DLY，其使作为时间检测的对象的模拟信号Signal反转和延迟；以及AND电路，其输出如下信号该信号取反转延迟电路DLY的输入LO (=Signal)和反转延迟电路DLY的输出xL0_D的逻辑积(AND)。通过该结构，信号生成部32在第一定时输入了起始脉冲(=StartP)之后的第二定时，使锁存部33的锁存电路D_0 D_6成为有效(enable)状态，在从第二定时起经过了规定的时间的第三定时，生成用于使锁存电路D_0 D_6以及计数部34执行锁存的控制信号，详细情况在后面说明。锁存部33具有对延迟部30的输出CKO CK7的逻辑状态进行锁存的锁存电路D_0 D_7。此外，锁存部33具有向锁存电路DU[7]输出信号Hold_C的AND电路，该信号Hold_C取信号生成部32的反转延迟电路DLY的输出xL0_D和控制信号Enable的逻辑积(AND)0计数部34具有根据来自延迟部30的输出CK7进行计数的计数电路。在信号生成部32的AND电路的输出Hold_L为高电平时，构成锁存部33的锁存电路D_0 D_6为有效(enble)状态，按原样输出延迟单元DU
DU[6]的输出CKO CK6。此外，在信号生成部32的AND电路的输出Hold_L从高电平转变为低电平时，锁存电路D_0 D_6成为无效(disable)状态，对与此时的延迟单元DU
DU[6]的输出CKO CK6对应的逻辑状态进行锁存。另一方面，在锁存部33的AND电路的输出Ho I d_C为高电平时，构成锁存部33的锁存电路D_7为有效(enble)状态，按原样输出延迟单元DU[7]的输出CK7。此外，在锁存部33的AND电路的输出Hold_C从高电平转变为低电平时，锁存电路D_7成为无效(disable)状态，对与此时的延迟单元DU[7]的输出CK7对应的逻辑状态进行锁存。控制信号Enable是用于控制锁存部33的AND电路的信号。控制信号RST是用于进行构成计数部34的计数电路的复位动作的信号。在本图中虽然没有明示对计数部34的计数结果的逻辑状态进行锁存的计数锁存电路，但由于使用具有锁存功能的计数电路，所以计数电路兼用作计数锁存电路。另外，本结构只不过是一例，不限于此。接着，对本例的动作进行说明。图2示出了本实施方式的时间检测电路的动作。首先，输入周期与延迟部30的延迟时间大致一致的时钟，作为起始脉冲(=StartP)(第一定时)。由此，延迟部30开始进行动作。构成延迟部30的延迟单元DU[O]使起始脉冲(=StartP)反转和延迟之后输出为输出CK0，构成延迟部30的延迟单元DU[1] DU[7]分别使前级的延迟单元的输出反转和延迟之后输出为输出CKl CK7。延迟单元DU [O] DU [7]的输出CKl CK7被输入到锁存部33的锁存电路D_0 D_7。由于反转延迟电路DLY的输入LO (=Signal)是低电平，信号生成部32的AND电路的输出Hold_L是低电平，所以锁存电路D_0 D_6为无效状态，停止动作。
另一方面，由于锁存部33的AND电路的输出Hold_C为高电平，所以锁存电路D_7为有效状态，按原样输出延迟单元DU[7]的输出CK7。计数部34根据作为锁存电路D_7的输出Q7而被输出的延迟部30的输出CK7，进行计数动作。在该计数动作中，随着输出CK7的上升或下降，计数值增加或减少。从第一定时起经过了作为检测对象的“被检测时间”之后，信号生成部32的反转延迟电路DLY的输入LO (=Signal)反转，从而信号生成部32的AND电路的输出Hold_L成为高电平。由此，锁存电路D_0 D_6成为有效状态。从第二定时起经过了与信号生成部
32的反转延迟电路DLY的延迟时间一致的时间之后(第三定时)，信号生成部32的反转延迟电路DLY的输出xL0_D反转，信号生成部32的AND电路的输出Hold_L成为低电平。由此，锁存电路D_0 D_6成为无效状态。此时，与延迟单元DU
DU[6]的输出CKO CK6对应的逻辑状态被锁存部33的锁存电路D_0 D_6锁存。此外，由于在上述第三定时，锁存部33的AND电路的输出Hold_C成为低电平，所以锁存电路D_7成为无效状态，与延迟单元DU [7]的输出CK7对应的逻辑状态被锁存部33的锁存电路D_7锁存。通过锁存电路D_7停止动作，由此，计数部34对计数值进行锁存。根据锁存部33锁存的逻辑状态和计数部34锁存的计数值，得到与“被检测时间”对应的数据。锁存的数据例如被输出到后级的运算部(未图示)，进行二进制化等处理。由于在上述的动作中，仅在从第二定时起到第三定时为止的期间内锁存电路D_0 D_6动作，所以能够减少锁存部33中的消耗电流。因此，能够减少时间检测电路的消耗电流。另外，在本例中构成为通过对构成锁存部33的锁存电路D_0 D_6的动作进行控制来降低功耗，但也可以构成为例如控制锁存电路0_1 D_5。并且，不必限定于此。(第二实施方式)接着，对本发明的第二实施方式进行说明。图3示出了本实施方式的时间检测电路的结构的一例。以下，说明本例的结构图。与图1中所示的结构不同的是延迟部30的结构。在本实施方式中，通过将构成延迟部30的多个延迟单元DU[*] (*是O 7)连接成环状，来实现圆环延迟电路。除此以外与图1相同，所以省略说明。接着，对本例的动作进行说明。图4示出了本实施方式的时间检测电路的动作。与图2不同的是起始脉冲(=StartP),通过起始脉冲(=StartP)的逻辑状态从低电平变化为高电平，由此,延迟部30开始动作，根据来自延迟部30的输出CK7，进行计数部34的计数动作。除此以外与图2相同，所以省略说明。在第一实施方式中需要将起始脉冲(=StartP)生成为周期与延迟部30的延迟时间大致一致的时钟，但在本实施方式中起始脉冲(=StartP)的生成变得容易。因此,延迟部30的控制、即时间检测电路的控制变得容易。(第三实施方式)接着，对本发明的第三实施方式进行说明。图5示出了本实施方式的时间检测电路的结构的一例。以下，对本例的结构图进行说明。在图5中省略了延迟部30的图示。与图3中所示的结构不同的是追加了比较部31的这一点。比较部31由电压比较器构成，该电压比较器被输入作为时间检测的对象的模拟信号Signal和随着时间的经过增加或减少的斜波Ramp，输出表示对模拟信号Signal和斜波Ramp进行比较的结果的信号。由此，生成与模拟信号Signal对应的时间间隔(相当于图2的说明中的“被检测时间”)。除此以外与图3相同，所以省略说明。接着，对本例的动作进行说明。首先，在与比较部31中的比较开始相关的定时(第一定时)，起始脉冲(=StartP)的逻辑状态从低电平变化为高电平。由此，延迟部30开始进行动作。构成延迟部30的延迟单元DU
使起始脉冲(=StartP)反转和延迟之后，输出为输出CK0，构成延迟部30的延迟单元DU[1] DU[7]分别使前级的延迟单元的输出反转和延迟之后输出为输出CKl CK7。延迟单元DU
DU[7]的输出CKO CK7被输入到锁存部33的锁存电路D_0 D_7。由于反转延迟电路DLY的输入CO为低电平，信号生成部32的AND电路的输出Hold_L为低电平，所以锁存电路D_0 D_6为无效状态，停止动作。另一方面，由于锁存部33的AND电路的输出Hold_C是高电平，所以锁存电路D_7处于有效状态，按原样输出延迟单元DU[7]的输出CK7。计数部34根据作为锁存电路D_7的输出Q7而被输出的延迟部30的输出CK7，进行计数动作。在该计数动作中，通过输出CK7的上升或下降，计数值增加或减少。在模拟信号Signal和斜波Ramp大致一致的定时(第二定时)，比较部31的输出CO反转而成为高电平。由此，锁存电路D_0 D_6成为有效状态。从第二定时起经过了与信号生成部32的反转延迟电路DLY的延迟时间一致的时间之后(第三定时)，信号生成部32的反转延迟电路DLY的输出xC0_D反转，信号生成部32的AND电路的输出Hold_L成为低电平。由此，锁存电路D_0 D_6成为无效状态。此时，与延迟单元DU
DU[6]的输出CKO CK6对应的逻辑状态被锁存部33的锁存电路D_0 D_6锁存。此外，由于在上述第三定时，锁存部33的AND电路的输出Hold_C成为低电平，所以锁存电路D_7成为无效状态，与延迟单元DU [7]的输出CK7对应的逻辑状态被锁存部33的锁存电路D_7锁存。通过锁存电路D_7停止动作，由此，计数部34对计数值进行锁存。根据锁存部33锁存的逻辑状态和计数部34锁存的计数值，得到与从第一定时起到第二定时为止的时间间隔对应的数据。锁存的数据例如被输出到后级的运算部(未图示)，进行二进制化等处理。在上述的动作中，仅在从第二定时起到第三定时为止的期间锁存电路D_0 D_6动作，所以能够减少锁存部33中的消耗电流。因此，能够减少时间检测电路的消耗电流。另外，在本例中通过对构成锁存部33的锁存电路D_0 D_6的动作进行控制来降低功耗，但也可以例如对锁存电路D_1 D_5进行控制。并且，不必限定于此。(第四实施方式)接着，对本发明的第四实施方式进行说明。图7示出了本实施方式的固体摄像装置的结构的一例。以下，对本例的结构图进行说明。图7所示的固体摄像装置I由摄像部
2、垂直选择部12、读出电流源部5、模拟部6、延迟部18、斜波部19、列处理部15、水平选择部14、运算部17以及控制部20构成。在摄像部2中，生成并输出与入射的电磁波的大小对应的信号的多个单位像素3被配置成矩阵状。垂直选择部12选择摄像部2的各行。读出电流源部5读出来自摄像部2的信号来作为电压信号。模拟部6对从摄像部2读出的信号进行模拟处理。延迟部18对应于第二、第三实施方式中说明的延迟部30，具有圆环延迟电路8。斜波部19生成斜波作为随着时间的经过而增加或减少的参照信号。列处理部15通过参照信号线119与斜波部19连接。水平选择部14把在列处理部15中生成的数据读出到水平信号线117。运算部17与水平信号线117连接。控制部20对各部进行控制。在图7中为了简便，对由4行X6列的单位像素3构成的摄像部2的情形进行了说明，但是现实中，摄像部2的各行或各列中配置了几十个到几万个的单位像素3。另外，虽然没有图示，但构成摄像部2的单位像素3由光电二极管/光电门/光电晶体管等光电变换元件以及晶体管电路构成。在该系统结构中，对摄像部2的各单位像素3进行驱动控制的周边的驱动系统或信号处理系统、即垂直选择部12、水平选择部14、列处理部15、运算部17、延迟部18、斜波部19以及控制部20等周边电路使用与半导体集成电路制造技术同样的技术，在单晶硅等半导体区域中与摄像部2 —起一体地形成。以下对各部进行更详细的说明。摄像部2中，单位像素3被二维地配置为4行6列，并且对于该4行6列的像素排列，针对每一行配线有行控制线11。行控制线11的各一端连接在与垂直选择部12的各行对应的各输出端。垂直选择部12由移位寄存器或译码器(decoder)等构成，在驱动摄像部2的各像素单元3时，通过行控制线11进行摄像部2的行地址或行扫描的控制。此外，对于摄像部2的像素排列，针对每列配线有垂直信号线13。例如采用匪OS晶体管来构成读出电流源部5。在漏极端子上连接来自摄像部2的垂直信号线13，对控制端子适当地施加所期望的电压，源极端子与GND连接。由此，来自单位像素3的信号以电压模式被输出。另外，虽然在作为电流源而使用了 NMOS晶体管的情况下进行了说明，但不必限于此。
虽然省略了详细的说明，但对于通过垂直信号线13输入的电压模式的像素信号，模拟部6对刚刚像素复位(reset)之后的信号电平(复位电平)与实际的信号电平进行差分处理，由此去除噪声成分，该噪声成分被称为作为每个像素的固定偏差的FPN (=FixedPattern Noise :固定模式噪声)或复位噪声。另外，也可以根据需要设置具有信号放大功能的AGC (=Auto Gain Control,自动增益控制)电路等。列处理部15具有例如针对摄像部2的每个像素列、即每个垂直信号线13设置的ADC部16，将针对每个像素列通过垂直信号线13从摄像部2的各单位像素3读出的模拟像素信号转换为数字数据。另外，在本例中，采用了对于摄像部2的像素列，以I对I的对应关系配置ADC部16的结构，但是这只不过是一例，并不限于该配置关系。例如，也可以针对多个像素列配置一个ADC部16，采用在多个像素列之间分时使用该一个ADC部16的结构。列处理部15与后述的斜波部19、延迟部18以及运算部17 —起构成了 AD转换器，该AD转换器将从摄像部2的选择像素行的单位像素3读出的模拟像素信号转换为数字像素数据。延迟部18并不限于作为对称振荡电路(圆环延迟电路)的VCO (=VoltageControlled Oscillator,电压控制振荡器)电路，圆环延迟电路自身与对称振荡电路同样地由奇数个的延迟单元构成，但其输出也可以等价地使用偶数(特别是2的乘方)的所谓非对称振荡电路。而且，圆环延迟电路自身由偶数个(特别是2的乘方)延迟单元构成，低位逻辑状态的输出(端子)为偶数(特别是2的乘方M^RDL (=Ring Delay Line，环形延迟线)电路构成或圆环延迟电路自身由偶数个(特别是2的乘方个)延迟单元构成,进一步地也可以使用所谓全差动型振荡电路，该全差动型振荡电路构成为将构成延迟单元的全差动型反转电路的最终级的输出分别反馈到初级的输入的相反侧。另外，作为延迟部18优选的是圆环延迟电路，但不限于此。斜波部19例如由积分电路构成，根据控制部20的控制，生成电平随着时间经过呈倾斜状变化的所谓斜波，并通过参照数据线119提供给电压比较部131的输入端子中的一个。另外，作为斜波部19，不限于采用积分电路，也可以采用DAC电路。但是，在采用了使用DAC电路数字地生成斜波的结构的情况下，需要采用使斜波的阶梯(step)变细的结构或采用与此同等的结构。水平选择部14由移位寄存器或译码器等构成，进行列处理部15的ADC部16的列地址或列扫描的控制。根据该水平选择部14的控制，在ADC部16中被AD转换后的数字数据被依次读出到水平信号线117。运算部17根据被输出到水平信号线117的数字数据，执行二进制化等代码转换，输出进行二进制化之后的数字数据。此外，运算部17也可以内置例如黑电平调整、列偏差修正、颜色处理等信号处理功能。而且，也可以将η位并行数字数据转换为串行数据后输出。控制部20具有TG (=Timing Genertor :定时发生器)的功能模块，以及用于与该TG进行通信的功能模块，该TG提供斜波部19、延迟部18、垂直选择部12、水平选择部14、运算部17等的各部的动作所需要的时钟或规定定时的脉冲信号。另外，控制部20也可以与摄像部2或垂直选择部12以及水平选择部14等其他功能要素独立地，被提供为单独的半导体集成电路。此时，通过由摄像部2或垂直选择部12以及水平选择部14等构成的摄像器件和控制部20，构建作为半导体系统的一例的摄像装置。该摄像装置也可以被提供为并入了周边的信号处理或电源电路等的摄像模块。接着，对ADC部16的结构进行说明。ADC部16将从摄像部2的各单位像素3通过垂直信号线13读出的各个 模拟像素信号与斜波部19提供的用于进行AD转换的斜波进行比较，由此，生成具有与像素信号的大小对应的时间轴方向的大小(脉冲宽度)的时间间隔。然后，通过将与该时间间隔对应的数据作为与像素信号的大小对应的数字数据，来进行AD转换。以下，对ADC部16的详细结构进行说明。针对每个列设置了 ADC部16，在图7中设置了 6个ADC部16。各列的ADC部16具有相同的结构。ADC部16由电压比较部131、锁存控制部132、锁存部133以及列计数器134构成。作为比较部的一例的电压比较部131将与从摄像部2的单位像素3通过垂直信号线13输出的模拟像素信号对应的信号电压，与斜波部19所提供的斜波进行比较，由此，将像素信号的大小转换为作为时间轴方向的信息的时间间隔(脉冲宽度)。电压比较部131的比较输出例如在斜波电压比信号电压高时成为低电平，在斜波电压为信号电压以下时成为高电平。锁存控制部132根据电压比较部131的比较输出，生成用于控制锁存部133以及列计数器134的控制信号。锁存部133具有锁存电路D_0 D_6以及锁存电路D_7。接收电压比较部131的比较输出，在该比较输出反转的定时(第二定时)，构成锁存部133的锁存电路D_0 D_6成为有效状态。在从第二定时起经过了规定的时间之后(第三定时)，锁存部133的各锁存电路D_0 D_7成为无效状态，由此对在延迟部18中生成的逻辑状态进行锁存(保持/存储)。列计数部134根据锁存部133的锁存电路D_7的输出进行计数。在此，将列计数部134假定为兼具了保持列计数器134的逻辑状态的锁存功能的计数部。在此，锁存部133的逻辑状态表示的低位数据信号例如是8位的数据。此外，列计数部134的计数结果表示的高位数据信号例如是10位的数据。另外，该10位是一例，也可以是不足10位的位数(例如8位)或超过10位的位数(例如12位)等。接着，对本例的动作进行说明。在此，对于单位像素3的具体的动作省略说明，但如公知的那样，在单位像素3中输出复位电平和信号电平。输出的复位电平和信号电平被输出为在模拟部6中进行了 CDS处理后的像素输出信号。如下地进行AD转换。例如将以规定的斜率下降的斜波与像素输出信号进行比较，使用基于来自圆环延迟电路的输出(例如CK7、即相当于图5中记载的锁存部33的锁存电路0_7的输出Q)的计数、和具有固定相位差的多相时钟(CK0 CK7、即相当于图5中记载的锁存部33的锁存电路D_0 D_7的输出Q)的逻辑状态，对从与该比较处理的开始相关的时刻(第一定时)起，到从像素输出信号和斜波的斜波电压一致的时刻(第二定时)起经过了规定时间之后(第三定时)为止的期间进行计测，由此得到与像素输出信号对应的数字数据。另外，也可以通过第一次读出动作从摄像部2的选择行的各单位像素3读出包含像素信号的噪声的复位电平并进行AD转换，接着，通过第二次的读出动作来读出信号电平并进行AD转换，之后数字地进行CDS动作，由此得到与像素输出信号对应的数字数据。而且，不必限于此。在从任意像素行的单位像素3向垂直信号线13输出的像素输出信号稳定之后，控制部20向斜波部19提供生成斜波的控制数据。斜波部19接收该控制数据而输出作为总体在时间上倾斜地变化的斜波，作为施加给电压比较部131的一个输入端子的比较电压。电压比较部131开始进行该斜波和像素输出信号的比较(第一定时)。此外，在该第一定时，控制部20使向圆环延迟电路8输出的起始脉冲从低电平变化为高电平。电压比较部131对斜波部19所施加的斜波和像素输出信号进行比较，在双方的电压大致一致时(第二定时)输出比较输出。对该比较输出进一步进行反转或延迟之后进行输出(第三定时)。在第二定时，根据电压比较部131的比较输出，锁存部133的锁存电路D_0 D_6成为有效状态，在第三定时，锁存部133的锁存电路D_0 D_7成为无效状态，对与来自延迟部18的输出对应的逻辑状态进行锁存。通过锁存部133的锁存电路D_7停止，列计数器134对计数值进行锁存。由此，得到与像素输出信号对应的数字数据(数据信号)。当经过了规定的期间时，控制部20停止向斜波部19提供控制数据、并停止来自延迟部18的输出。由此，斜波部19停止生成斜波。此后，通过水平选择部14经由水平信号线117输出数字数据，并传送到运算部17。在运算部17中，通过执行二进制化处理来得到二进制数据。另外，也可以是在列处理部15中内置运算部17的结构。在上述的动作中，仅在从第二定时起到第三定时为止的期间内锁存电路D_0 D_6动作，所以能够减少锁存部33中的消耗电流。从而，能够减少AD转换器的消耗电流，进而减少固体摄像装置的消耗电流。另外，在本例中采用了通过对构成锁存部133的锁存电路D_0 D_6的动作进行控制来降低功耗的结构，但也可以是例如对锁存电路0_1 D_5进行控制的结构。并且，不必限于此。以上，参照附图对本发明的实施方式进行了详述，但具体的结构不限于上述的实施方式，也包含不脱离本发明的主旨的范围内的设计变更等。产业上的可利用性根据本发明，通过缩短锁存部的动作时间，能够提供减少了消耗电流的时间检测电路、AD转换器以及固体摄像装置。标号说明2摄像部5读出电流源部6模拟部8圆环延迟电路12垂直选择部14水平选择部15列处理部16ADC 部17运算部18延迟部19斜波部(参照信号生成部)20控制部30延迟部31比较部32信号生成部(锁存控制部)33锁存部34计数部(计数锁存部)131电压比较部(比较部)132锁存控制部133锁存部134列计数器(计数锁存部)
权利要求
1.一种时间检测电路，该时间检测电路具有 延迟部，其具有使输入信号延迟后输出的多个延迟单元，并在与第一脉冲的输入相关的第一定时开始动作； 锁存部，其对所述多个延迟单元的逻辑状态进行锁存； 计数部，其根据从所述多个延迟单元中的任意一个输出的时钟进行计数； 计数锁存部，其对所述计数部的状态进行锁存；以及 锁存控制部，其在与第二脉冲的输入相关的第二定时使所述锁存部有效，在从所述第二定时起经过了规定的时间的第三定时，使所述锁存部以及所述计数锁存部执行锁存。
2.根据权利要求1所述的时间检测电路，其中， 所述延迟部是圆环状地连接所述多个延迟单元而成的圆环延迟电路。
3.根据权利要求1所述的时间检测电路，其中， 该时间检测电路还具有比较部，该比较部输入规定的模拟信号和随着时间的经过而增加或减少的参照信号，并在所述参照信号相对于所述模拟信号满足规定的条件时输出比较信号， 所述比较信号输入到所述锁存控制部， 所述第一定时与所述参照信号输入到所述比较部的定时相关， 所述第二定时与所述比较信号输入到所述锁存控制部的定时相关。
4.根据权利要求3所述的时间检测电路，其中， 所述延迟部是圆环状地连接所述多个延迟单元而成的圆环延迟电路。
5.—种AD转换器，该AD转换器具有 时间检测电路； 参照信号生成部，其生成参照信号； 运算部，其根据锁存部中锁存的逻辑状态和计数锁存部锁存的状态，生成数字信号， 所述时间检测电路具有 延迟部，其具有使输入信号延迟后输出的多个延迟单元，并在与第一脉冲的输入相关的第一定时开始动作； 锁存部，其对所述多个延迟单元的逻辑状态进行锁存； 计数部，其根据从所述多个延迟单元中的任意一个输出的时钟进行计数； 计数锁存部，其对所述计数部的状态进行锁存； 锁存控制部，其在与第二脉冲的输入相关的第二定时使所述锁存部有效，在从所述第二定时起经过了规定时间的第三定时，使所述锁存部以及所述计数锁存部执行锁存；以及比较部，其输入规定的模拟信号和随着时间的经过而增加或减少的参照信号，并在所述参照信号相对于所述模拟信号满足规定的条件时输出比较信号， 所述比较信号输入到所述锁存控制部， 所述第一定时与所述参照信号输入到所述比较部的定时相关， 所述第二定时与所述比较信号输入到所述锁存控制部的定时相关。
6.根据权利要求5所述的AD转换器，其中， 所述延迟部是圆环状地连接所述多个延迟单元而成的圆环延迟电路。
7.—种固体摄像装置，该固体摄像装置具有矩阵状地配置了根据入射的电磁波的大小而输出像素信号的多个像素的摄像部；以及 输入与所述像素信号对应的所述模拟信号的AD转换器， 所述AD转换器具有 时间检测电路； 参照信号生成部，其生成所述参照信号； 运算部，其根据所述锁存部中锁存的所述逻辑状态和由所述计数锁存部锁存的所述状态，生成数字信号， 所述时间检测电路具有 延迟部，其具有使输入信号延迟后输出的多个延迟单元，并在与第一脉冲的输入相关的第一定时开始动作； 锁存部，其对所述多个延迟单元的逻辑状态进行锁存； 计数部，其根据从所述多个延迟单元中的任意一个输出的时钟进行计数； 计数锁存部，其对所述计数部的状态进行锁存； 锁存控制部，其在与第二脉冲的输入相关的第二定时使所述锁存部有效，在从所述第二定时起经过了规定时间的第三定时，使所述锁存部以及所述计数锁存部执行锁存；以及比较部，其输入规定的模拟信号和随着时间的经过而增加或减少的参照信号，并在所述参照信号相对于所述模拟信号满足规定的条件时输出比较信号， 所述比较信号输入到所述锁存控制部， 所述第一定时与所述参照信号输入到所述比较部的定时相关， 所述第二定时与所述比较信号输入到所述锁存控制部的定时相关， 针对构成所述摄像部的所述像素的每一列或每多个列设置所述比较部、所述锁存部、所述计数部、所述计数锁存部以及所述锁存控制部。
8.根据权利要求7所述的固体摄像装置，其中， 所述延迟部是圆环状地连接所述多个延迟单元而成的圆环延迟电路。
全文摘要
本发明的时间检测电路具有延迟部(30)，其具有使输入信号(Start P)延迟后输出的多个延迟单元(DU)，并在与第一脉冲的输入相关的第一定时开始动作；锁存部(33)，其对所述多个延迟单元(DU)的逻辑状态进行锁存；计数部(34)，其根据从所述多个延迟单元中的任意一个(DU[7])输出的时钟(CK7)进行计数；以及锁存控制部(32)，其在与第二脉冲的输入相关的第二定时使所述锁存部(33)有效，在从所述第二定时起经过了规定时间的第三定时，使所述锁存部(33)执行锁存。由于构成锁存部(33)的锁存电路(D_0～D_6)在输入第二脉冲为止(被检测时间的期间)维持无效状态(保持状态)，所以能够减少锁存部(33)的消耗电流。
文档编号H04N5/378GK103053115SQ201180037919
公开日2013年4月17日 申请日期2011年5月31日 优先权日2010年8月6日
发明者萩原义雄 申请人:奥林巴斯株式会社