专利名称：可调有限脉冲响应发射器的制作方法
技术领域：
在此描述主题的实施例概括来说涉及电子电路，并且更具体来说涉及有限脉冲响应发射器和相关发射器电路。
背景技术：
许多现代电子装置包括协作执行各种任务、功能或操作的多处理器(例如数据处理器、图形处理器、信号处理器等)。频繁地，数据或信息必须从一个处理器通信到第二处理器，从而使得该第二处理器能够完成特别任务、功能或操作。符号间干扰是在经由通信信道从一个处理器传递到另一处理器时遇到的一个问题。有限脉冲响应(FIR)均衡是一种用于减轻符号间干扰的技术。在FIR均衡中，数据位以引起传输的数据的先前和/或后继位的方式滤波。然而，由于制造工艺变化，因此难以用准确且可重复的方式实现希望的均衡，由此减小产量。另外，这些工艺变化使得难以准确匹配特性阻抗，这进而可以导致信号反射或使信号质量恶化的其他干扰。
发明概要在示范实施例中，提供用于发射器的设备。发射器包括配置成在输出节点生成输出信号的驱动器电路和耦合到该驱动器电路的分配控制模块。驱动器电路包括配置成基于多个数据位生成输出信号的多个驱动器支路(driver leg)。分配控制模块配置成向多个数据位中的相应数据位分配多个驱动器支路的相应子组，其中每个相应子组生成受其相应数据位影响的输出信号的相应分量。根据示范实施例，计算模块包括处理系统、发射器和控制模块。发射器耦合到处理系统，从而传输代表经由串行接口从处理系统接收的数据的第一位的输出信号。发射器配置成根据均衡比使用数据的第二位将输出信号均衡。在这点上，发射器包括配置成生成输出信号的一组驱动器支路，其中控制模块配置成基于均衡比在第一位和第二位之间分配该组驱动器支路。在另一实施例中，提供一种用于生成代表串行数据的第一位的输出信号的方法。该方法开始于启用多个驱动器支路的子组，导致一组已启用的驱动器支路。多个驱动器支路的输出耦合到输出节点，该输出节点耦合到串行接口。通过基于串行接口的均衡比在串行数据的第一位和第二位之间分配该组已启用的驱动器支路，并且使用该组已启用的驱动器支路在输出节点生成输出信号，该方法继续。在这点上，根据均衡比通过第二位将输出信号均衡。提供本概要来介绍以简化形式的一部分概念，在具体实施方式
中进一步描述了这些概念。本概要不是为了标识所要求的主题的关键特征或必要特征，也不是为了在确定所要求的主题的范围方面提供帮助。附图简述可以通过在连同以下附图考虑时参考详细描述和权利要求取得主题的更完整理解，其中相似参考号遍及附图指代相似元素。
图1是根据一个实施例的用于在两个计算模块之间通信的框图；图2是根据一个实施例的适合在图1的系统中使用的发射器系统的示意图；图3是根据一个实施例的适合在图2的发射器系统中使用的驱动器支路的示意图；图4是适合与图1的系统或图2的发射器系统一起使用的示范输出信号生成过程的流程图；以及图5是根据一个实施例的适合在图2的发射器系统中使用的可配置驱动器支路的示意图。
具体实施例方式以下详细描述仅是性质上的说明，并且不是为了限制本主题或本申请的实施例以及这样的实施例的使用。如在此使用的，词“示范”意思是“用作例子、实例或说明”。在此描述为示范的任何实施都不必需解释为超过其他实施优选或有利的。此外，不存在受在先前技术领域、发明背景、发明概要或以下具体实施方式
中存在的任何明确或暗示的理论约束的意图。在此讨论的技术和概念涉及有限脉冲响应(FIR)均衡发射器，以及具有可配置特性输出阻抗和可配置均衡的相关电路。如在此使用的，FIR均衡发射器应理解为指代通过使用数据的先前和/或后继位将信号滤波或以其他方式均衡而在输出节点(或输出端口)生成代表数据的特定位(主位)的输出信号的发射器。在这点上，数据的先前和/或后继位用来将输出信号均衡(或滤波)从而补偿耦合到输出节点(或输出端口)的通信信道的下游缺陷。例如，输出信号可以被均衡或滤波，从而补偿耦合到输出节点的通信信道(例如电路板迹线或另一合适串行接口)的噪声、失真、衰减或其他性能特性。如在下面更详细描述的，在示范实施例中，在用来生成已滤波输出信号的FIR均衡发射器中的驱动器支路的数目可调整，从而实现特性输出阻抗目标。另外，已启用的驱动器支路能够以实现希望的均衡比的方式在主数据位和先前和/或后继数据位之间分配。这样，FIR发射器可以配置成在数据位之间实现希望的均衡比，同时以准确且可重复的方式实现希望的有效输出阻抗。图1描绘用于从第一计算模块102(例如处理器、中央处理单元(CPU)、图形处理单元(GPU)等)经由串行接口 106将数据传递到第二计算模块104 (例如另一处理器、CPU、GPU等)的系统100的示范实施例。串行接口 106代表计算模块102、104之间的物理通信信道，并且取决于实施例，串行接口 106可以实现为总线、导线、导电迹线、管脚、另一合适互连和/或其合适组合。应理解，图1是用于解释和便于描述的目的的系统100的简化表示，并且图1不意图以任何方式限制本主题。如将理解的，实际实施例可以包括用于提供额外的功能和特征的其他装置和部件，并且/或者计算模块102、104可以是更大系统的部分。在这点上，应理解，尽管本主题可以在从第一计算模块102传递数据到第二计算模块104的背景下描述，但本主题可以用相似方式实施以便从第二计算模块104传递数据到第一计算模块102或传递数据到未在图1中图示的其他模块，并且在一些实施例中，串行接口 106可以用于在计算模块102、104之间的双向通信。此外，尽管图1将计算模块102、104示作不同元件(例如，分离的芯片和/或装置封装)，但在一些实施例中，计算模块102、104可以实施为共同的装置封装的部分。
在示范实施例中，第一计算模块102包括但不限于处理系统108、并行-串行转换电路110、发射器锁相环(PLL)112、配置成经由串行接口 106传递数据的发射器114，以及发射器控制器116。处理系统108 —般代表用于第一计算模块102的主处理核心。在各种实施例中，可以使用一个或更多算术逻辑单元(ALU)、一个或更多浮点单元(FPU)、一个或更多存储器元件(例如一个或更多缓存)、分立门或晶体管逻辑、分立硬件部件或其任何组合来实现处理系统108。处理系统108耦合到并行-串行转换电路110并生成或以其他方式提供待传输到第二计算模块104的并行化(或多位)数据，并且向并行-串行转换电路110提供并行数据。并行-串行转换电路110耦合在处理系统108和发射器114之间，并且并行-串行转换电路110—般代表配置成将来自处理系统108的并行数据转换成能够经由串行接口 106传输或以其他方式传递的串行化数据的硬件部件。处理系统108也耦合到发射器PLL112并生成或以其他方式提供基准时钟信号，该基准时钟信号由发射器PLL112用来生成传输时钟信号以便将经由串行接口 106传输的数据同步。在图示实施例中，发射器PLLl 12耦合到发射器114，并且基于从处理系统108接收的基准时钟信号，发射器PLL112生成传输时钟信号(CTX)，该传输时钟信号(Ctx)由发射器114用来经由串行接口 106传输与传输时钟信号(Ctx)同步的数据。在示范实施例中，传输时钟信号(Ctx)的频率大于200MHz，并且通常在约IGHz到约8GHz的范围内。图1的图示实施例描绘源同步系统，其中发射器PLL112也耦合到第二串行接口 118，并且配置成经由第二串行接口 118传递传输时钟信号(Ctx)到第二计算模块104，从而支持计算模块102、104之间的源同步通信。 发射器114 一般代表第一计算模块102的硬件部件和/或电路，该硬件部件和/或电路配置成从并行-串行转换电路110的输出，经由串行接口 106循序传输代表串行化数据的个别位的电信号，该串行化数据与从发射器PLL112接收的传输时钟信号(Ctx)的上升和/或下降沿同步，如在下面更详细描述的。在示范实施例中，发射器114实现为配置成基于串行接口 106的性能特性(例如噪声、失真、衰减等)利用串行数据的先前和/或后继位，将代表串行数据的相应位的电信号均衡的FIR均衡发射器。如在下面更详细描述的，在示范实施例中，发射器114配置成实现经由串行接口 106传输的信号的希望的均衡，而同时实现与接收器120的有效输入阻抗匹配的希望的有效输出阻抗。在这点上，发射器控制器116一般代表耦合到发射器114并配置成通过在发射器114内启用特定数目的驱动器支路从而匹配外部精确电阻基准140并且以实现希望的均衡的方式分配生成经由串行接口 106传递的信号的已启用的驱动器支路来控制发射器114的输出阻抗的硬件、固件、处理逻辑和/或软件(或其组合)，如在下面更详细描述的。应注意，尽管发射器控制器116被描绘为第一计算模块102的分立元件，但在实践中发射器控制器116的特征和/或功能性可以由处理系统108来实施，或者发射器控制器116可以以其他方式与处理系统108集成。在图示实施例中，第二计算模块104包括但不限于用于经由串行接口 106传递数据的接收器120、接收器时钟和数据恢复(CDR)模块122、串行-并行转换电路124、第二处理系统126和接收器控制器130。如在图1中图示的，⑶R模块122耦合到串行接口 118，并接收由发射器PLL112生成的传输时钟信号(CTX)。在示范实施例中，CDR模块122从从串行接口 118接收的信号除去高频抖动和/或失真，并向接收器120提供与经由串行接口 106传输的数据对准的已清理时钟信号。在示范实施例中，接收器120耦合到CDR模块122，并且一般代表第二计算模块104的硬件部件和/或电路，其中这些硬件部件和/或电路耦合到串行接口 106，并且配置成将串行接口 106上的电信号转换成与从CDR模块122接收的已清理时钟信号的上升和/或下降沿同步的串行化数字值。串行-并行转换电路124耦合到接收器120的输出和CDR模块122的输出，并且串行-并行转换电路124 —般代表计算模块104的硬件部件，其中这些硬件部件配置成将与传输时钟信号(Ctx)同步的来自接收器120的串行化数据转换成与处理系统126的时钟域同步的并行数据。处理系统126 —般代表用于第二计算模块104的主处理核心，并且处理系统126耦合到串行-并行转换电路124的输出，并且配置成以常规方式从串行-并行转换电路124接收数据和/或按照该数据运作。可以使用一个或更多ALU、一个或更多FPU、一个或更多存储器元件、分立门或晶体管逻辑、分立硬件部件或其任何组合来实现处理系统126，这取决于实施例。在图示实施例中，接收器控制器130 —般代表耦合到接收器120且配置成监控由接收器120经由串行接口 106接收的信号并基于接收到的信号确定串行接口 106的一个或更多性能度量(或品质因数)的硬件、固件、处理逻辑和/或软件(或其组合)。例如，接收器控制器130可以确定与串行接口 106的噪声、串行接口 106的失真、串行接口 106的衰减、串行接口 106的位误码率和/或接收器120的输入处的电压裕量对应的串行接口 106的一个或更多性能度量。应注意，尽管接收器控制器130被描绘为第二计算模块104的分立元件，但在实践中接收器控制器130的特征和/或功能性可以由处理系统126实施，或接收器控制器130可以以其他方式与处理系统126集成。在一些实施例中，接收器控制器130可以耦合到第三串行接口 132，并配置成将串行接口 106的性能度量传输或以其他方式传递到发射器控制器116。在示范实施例中，电阻基准140实现为电阻元件，该电阻元件被精确控制从而提供与系统的特性阻抗(例如接收器120的预期输入阻抗)或其比率对应的特定电阻。在一些实施例中，电阻基准140的电阻也可以在计算模块102、104之间引起寄生电阻(例如，特性阻抗加上与串行接口 106的寄生阻抗对应的偏移)。尽管图1将电阻基准140描绘为在第一计算模块102外部，但在其他实施例中，电阻基准140可以实施为与第一计算模块102相同的装置封装和/或芯片的部分。图2描绘适合在图1的系统100中的第一计算模块102中使用的FIR均衡发射器系统200的示范实施例。FIR均衡发射器系统200的图示实施例包括耦合到发射器控制模块202的发射器电路201。在这点上，当与图1的第一计算模块102—起使用时，发射器114可以实现为发射器电路201，并且发射器控制器116可以实现为发射器控制模块202。如在下面更详细描述的，发射器控制模块202配置发射器电路201来实现由发射器电路201生成的输出信号的希望的均衡，而同时实现发射器电路201的希望的有效输出阻抗。发射器电路201的图示实施例包括但不限于耦合到输入节点210的串行化延迟布置204与耦合到输出节点208的驱动器电路206。如在下面更详细描述的，驱动器电路206包括多个驱动器支路，其中发射器控制模块202配置成启用在驱动器电路206内的驱动器支路的总数的子组从而实现特性输出阻抗目标，并在从串行化延迟布置204获得的已延迟串行化数据的相应位之间分配已启用的驱动器支路的子组，从而在输出节点208生成输出数据信号。在这点上，输出数据信号是代表在输入节点210接收的串行化数据的特定位的电信号，该电信号已通过受在输出节点208的串行化数据的先前和/或后继位影响的电信号均衡、滤波或以其他方式修改。在示范实施例中，当发射器电路201用作图1的第一计算模块102中的发射器114时，输入节点210耦合到或以其他方式配置成从并行-串行转换电路110的输出接收串行化数据，并且输出节点208耦合到串行接口 106。在这点上，驱动器电路206利用从并行-串行转换电路110提供的串行化数据的先前和/或后继位来基于串行接口 106的特性和/或性能度量将输出数据信号滤波或以其他方式均衡，如在下面更详细描述的。尽管未在图2中图示，但在一些实施例中，发射器电路201可以包括配置成向驱动器电路206选择性提供串行化数据的先前和/或后继位的旁路逻辑，如在标题为“ADJUSTABLE FINITE IMPULSE RESPONSE TRANSMITTER”的美国专利申请序列号 12/857，225中所述(该申请转让给了本申请的受让人并且通过引用方式包括在此)。在示范实施例中，串行化延迟布置204包含配置成在输入节点210延迟串行化数据流的多个串行化延迟元件212、214、216、218。在这点上，第一延迟元件212的输入耦合到或以其他方式配置成接收在输入节点210的串行数据，第二延迟元件214的输入耦合到或以其他方式配置成接收第一延迟元件212的输出，第三延迟元件216的输入耦合到或以其他方式配置成接收第二延迟元件214的输出，并且第四延迟元件218的输入耦合到或以其他方式配置成接收第三延迟元件216的输出。在示范实施例中，延迟元件212、214、216、218每个都实现为由在节点220的时钟信号计时的触发器，即，每个延迟元件212、214、216、218的时钟输入耦合到节点220，如图所示。在图示实施例中，在节点220的时钟信号对应于位速率时钟信号，其中时钟信号的上升沿与在输入节点210的串行数据的相应位同步，使得在输入节点210的串行数据的位以该位速率传播通过延迟元件212、214、216、218。当发射器电路201用作图1的发射器114时，时钟节点220耦合到或以其他方式配置成接收来自发射器PLL112的传输时钟信号(CTX)。在图示实施例中，第二延迟元件214的输出对应于由在输出节点208的电信号代表的位，即在节点220在时钟信号的当前周期期间由发射器电路201传输的串行化数据的位。如在此使用的，主数据位应理解为指代在节点220在时钟信号的当前周期期间正由发射器电路201传输的位或以其他方式由在输出节点208的电信号来表示。在这点上，第三延迟兀件216的输出对应于在先前传输间隔期间由发射器电路201传输的串行数据的位(例如，在时钟信号的先前周期期间的主数据位)，并且第四延迟元件218的输出对应于在当前传输间隔之前两个传输间隔由发射器电路201传输的串行数据的位。相似地，第一延迟元件212的输出对应于在随后的传输间隔期间(例如在时钟信号的下个上升沿之后)将由发射器电路201传输的串行数据的位。为了方便但没有限制，第一延迟元件212的输出在此可以替换地称为前达(precursor)数据位，并且第三和第四延迟元件216和218的输出在此可以替换地称为后达(postcursor)数据位。在这点上，在串行化数据中，前达数据位在主数据位之后，并且后达数据位先于主数据位。应认识到，尽管图2描绘了具有四个延迟元件212、214、216、218的串行化延迟布置204，但对于串行化延迟布置204发射器电路201的实践实施例可以利用任何数目的延迟元件。在示范实施例中，驱动器电路206配置为在输出节点208以受在驱动器输入节点224、226、228的信号影响的方式生成代表在驱动器输入节点222的信号的输出数据信号的4位FIR滤波器。在这点上，第一驱动器输入节点222配置成从延迟元件214的输出接收主数据位，第二驱动器输入节点224配置成从延迟元件212的输出接收前达数据位，并且第三和第四驱动器输入节点226、228配置成分别从延迟元件216、218的输出接收相应的后达数据位。来自串行化延迟布置204的已延迟串行化数据的每个相应位被提供到驱动器电路206中已启用的驱动器支路的子组的输入。在图示实施例中，在节点222的主数据位被提供到已启用的驱动器支路的第一子组230，在节点224的前达数据位被提供到已启用的驱动器支路的第二子组232，在节点226的第一后达数据位被提供到已启用的驱动器支路的第三子组234，并且在节点228的第二后达数据位被提供到已启用的驱动器支路的第四子组236。已启用的驱动器支路的每个子组230、232、234、236充当可变增益放大器布置，其中已启用的驱动器支路的子组230、232、234、236的输出在输出节点208相加，从而生成均衡的输出数据信号。由已启用的驱动器支路的相应子组230、232、234、236提供的有效增益与该相应子组230、232、234、236中的驱动器支路的数目成比例，其中该子组230、232、234、236中的已启用的驱动器支路的数目经选择而以实现耦合到输出节点208的通信信道(例如串行接口 106)的希望的均衡的方式生成输出数据信号。在这点上，发射器控制模块202耦合到驱动器电路206的驱动器支路，并控制在在驱动器输入节点222、224、226、226的数据位之间已启用的驱动器支路的分配，这进而控制已启用的驱动器支路的相应子组230、232、234、236的有效输出阻抗，并由此控制由驱动器支路的相应子组230、232、234、236提供的增益，从而在接收器120的输入处实现特定性能度量(或品质因数)。这样，驱动器电路206用在节点224、226、228的前达和后达位将在驱动器输入节点222的主数据位滤波或以其他方式均衡。应注意，尽管图2将已启用的驱动器支路的子组232、234、236描绘为配置为将前达和/或后达数据位逻辑反相的反相器，但在其他实施例中，已启用的驱动器支路的子组232、234、236可以配置为异或(XOR)逻辑门，该XOR逻辑门具有与发射器控制模块202耦合的相应XOR逻辑门的输入，从而允许发射器控制模块202控制相应子组232、234、236的输出是在输出节点208添加还是减去，从而实现希望的均衡。应理解，图2是用于解释和便于描述目的的FIR均衡发射器系统200的简化表示，并且图2不意图以任何方式限制本主题。在这点上，尽管图2描绘了使用单个前达数据位和两个后达数据位将主数据位滤波或均衡，但应认识到在实践中前达和/或后达数据位的组合和/或数目可以取决于特定应用的需要来变化，并且在此描述的本主题可以针对前达和/或后达数据位的任何组合和/或数目以等效方式实施。另外，尽管图2描绘了 FIR均衡发射器系统200的单端全速率实施,但在实践中FIR均衡发射器系统200可以以差分方式和/或用半速率架构实施。图3描绘了适合在图2的驱动器电路206中使用的驱动器支路300的示范实施例。在这点上，驱动器电路206包括驱动器支路300的多个实例，其中发射器控制模块202启用驱动器支路300的总数的子组从而实现特性输出阻抗目标，如在下面更详细描述的。因此，已启用的驱动器支路的每个子组230、232、234、236可以包括驱动器支路300的一个或更多实例，其中在子组230、232、234、236中的已启用的驱动器支路的累积数目在输出节点208提供希望的输出阻抗。在示范实施例中，驱动器支路300的每个实例包括但不限于第一晶体管302、耦合在第一晶体管302和输出节点310之间的第一电阻元件304、第二晶体管308，以及耦合在第二晶体管308和输出节点310之间的第二电阻元件306。在示范实施例中，第一晶体管302的漏极/源极端子耦合到正基准电压节点312，第二晶体管308的源极/漏极端子耦合到负基准电压节点314，并且驱动器支路300的输出节点310耦合到发射器电路201的输出节点208。在示范实施例中，电阻元件304、306基本上相同，并且具有相同电阻值(例如，在实际和/或实践制造容差内)，并且晶体管302、308具有基本相同的宽度，使得在节点312和310之间的阻抗基本等于在节点310和314之间的阻抗。在图示实施例中，每个驱动器支路300具有配置成从串行化延迟布置204经输入选择电路320接收相应数据位的输入316，其中由输入选择电路320选择的相应数据位向启用逻辑318提供。在这点上，输入选择电路320控制将来自串行化延迟布置204的数据位中的哪个(例如主数据位、先达数据位或后达数据位)提供到相应驱动器支路300的输入节点316，如在下面更详细描述的。启用逻辑318 —般代表配置成控制晶体管302、308的操作以停用和/或启用相应驱动器支路300的硬件、电路和/或逻辑。如在下面阐述的，为停用在驱动器电路206内的驱动器支路300的相应实例，启用逻辑318向晶体管302、308的控制(或栅极)端子提供信号，从而关闭晶体管302、308或以其他方式使其失效。相反，为启用驱动器支路300的相应实例，启用逻辑318以当驱动器支路300启用时允许在输出节点208生成的电信号受在输入节点316的输入数据位影响的方式操作晶体管302、308。再次参考图2，并且继续参考图1和图3，在示范实施例中，发射器控制模块202包括补偿控制模块240，该补偿控制模块240耦合到驱动器电路206中驱动器支路300的每个实例的启用逻辑318，并配置成控制在驱动器电路206内启用的驱动器支路300的实例数目从而实现特性输出阻抗目标，如在下面更详细描述的。在示范实施例中，发射器控制模块202包括代表在驱动器电路206内的驱动器支路300的总数的副本的驱动器副本242，其中补偿控制模块240配置成将电阻基准140与由驱动器副本242的驱动器支路300的总数的子组提供的有效电阻比较，以便确定应在驱动器电路206内启用的驱动器支路300的实例数目，从而在输出节点208实现特性输出阻抗目标。发射器控制模块202也包括分配控制模块250，该分配控制模块250耦合到驱动器电路206中驱动器支路300的每个实例的输入选择电路320，并配置成控制来自串行化延迟布置204的每个相应数据位被提供到的已启用的驱动器支路300的数目(即，在每个子组230、232、234、236中已启用的驱动器支路300的数目)，以便实现希望的均衡比。现在参考图4，在示范实施例中，均衡发射器系统可以配置成执行输出信号生成过程400与在下面描述的另外的任务、功能和操作。各种任务可以由软件、硬件、固件或其任何组合执行。为说明目的，以下描述可以涉及在上面关于图1-3提到的元件。在实践中，任务、功能和操作可以由所描述系统的不同元件执行，例如发射器114、发射器控制器116、发射器电路201、发射器控制模块202、补偿控制模块240、分配控制模块250、串行化延迟布置204和/或驱动器电路206。应认识到，任何数目的另外或可替换任务可以包括，并且可以纳入具有未在此详细描述的额外功能性的更复杂的规程或过程。参考图4并继续参考图1-3，输出信号生成过程400初始化或开始确定应启用以实现特性输出阻抗目标的在发射器的驱动器电路内的驱动器支路的数目(任务402)。在示范实施例中，电阻基准140提供对应于特性输出阻抗目标的电阻。根据一个实施例，为确定有待启用的在驱动器电路206内的驱动器支路300的数目，发射器控制器116、202和/或补偿控制模块240循序启用驱动器副本242的个别驱动器支路300，并将已启用的副本驱动器支路300的有效电阻与电阻基准140比较，直到已启用的副本驱动器支路300提供与电阻基准140匹配的阻抗。例如，补偿控制模块240可以通过将已启用的副本驱动器支路300置为与电阻基准140串联来实施分压器电路。补偿控制模块240可以初始启用一个副本驱动器支路300，并且然后循序增加被启用的副本驱动器支路300的数目，直到跨已启用的副本驱动器支路300的电压基本等于跨电阻基准140的电压。在一些实施例中，电阻基准140可以是可选择的或以其他方式可配置的从而提供多个可能的电阻基准。在这样的实施例中，发射器控制器116、202和/或补偿控制模块240可以为发射器114、201识别特性输出阻抗目标，并为适当阻抗选择或以其他方式配置电阻基准140。例如，发射器控制器116、202和/或补偿控制模块240可以访问和/或监控指示发射器114、201和/或驱动器电路206的希望的特性输出阻抗的控制状态寄存器。在其他实施例中，处理系统108可以信号通知发射器控制器116、202和/或补偿控制模块240，从而实施希望的特性输出阻抗。在示范实施例中，在确定实现特性输出阻抗目标需要的驱动器支路的数目之后，通过启用在发射器的驱动器电路内的已确定数目的驱动器支路，输出信号生成过程400继续(任务404)。在这点上，发射器控制器116、202和/或补偿控制模块240启用驱动器电路300的驱动器支路300的总数的子组，从而在输出节点208提供与驱动器副本242的已启用的副本驱动器支路300的阻抗基本相同的阻抗，该阻抗进而匹配由电阻基准140提供的输出阻抗目标。例如，根据一个或更多实施例，补偿控制模块240向在驱动器电路206内的已确定数目的驱动器支路300的启用逻辑318提供信号，从而允许在相应驱动器支路300的输入316的已选择输入数据位影响或以其他方式控制晶体管302、308的操作。这样，发射器控制器116、202和/或补偿控制模块240启用在驱动器电路206内的确定数目的驱动器支路300。对于实现特性输出阻抗目标不需要的驱动器电路206内的剩余驱动器支路300，补偿控制模块240向启用逻辑318提供信号从而关闭晶体管302、308，并由此通过防止剩余驱动器支路300导电和影响在输出节点208、310的信号来停用剩余驱动器支路300。在示范实施例中，通过为经由串行接口传输的输出信号均衡来识别希望的均衡t匕，输出信号生成过程400继续(任务406)。在这点上，发射器控制器116、202和/或分配控制模块250可以访问和/或监控指示串行接口 106的希望的均衡比的控制状态寄存器。在其他实施例中，处理系统108和/或接收器控制器130可以信号通知发射器控制器116、202和/或分配控制模块250以实施希望的均衡比。希望的均衡比(或去加重比)经选择基于串行接口 106的特性在接收器120的输入处实现特定性能度量(或品质因数)。在识别希望的均衡比之后，通过根据已识别的均衡比在数据位之间分配在驱动器电路内的已启用的驱动器支路以便实现输出信号的希望的均衡，输出信号生成过程400继续(任务408)。在这点上，通过操作已启用的驱动器支路300的输入选择电路320来实施希望的均衡比，发射器控制器116、202和/或分配控制模块250在位于驱动器输入节点222、224、226、228的来自串行化延迟布置204的串行化数据的已延迟位之间分配驱动器电路206内的已启用的驱动器支路300。在这点上，分配控制模块250从补偿控制模块240接收驱动器电路206内的已启用的驱动器支路300的数目，并通过将在驱动器电路206内的已启用的驱动器支路300的总数乘以相应数据位的特定加权，为来自串行化延迟布置204的每个相应数据位计算有待分配到该相应数据位的已启用的驱动器支路300的数目(B卩，驱动器支路的相应子组230、232、234、236的已启用的驱动器支路300的数目)。例如，如果希望的均衡比为先达数据位提供特定加权，那么分配控制模块250将驱动器电路206内的已启用的驱动器支路300的总数乘以该希望的加权，从而确定有待分配到在节点224的先达数据位的已启用的驱动器支路300的数目(即，在子组232中已启用的驱动器支路300的数目)。在确定有待分配到先达数据位的已启用的驱动器支路300的数目之后，分配控制模块250为该数目的已启用的驱动器支路300操作输入选择电路320，从而向已启用驱动器支路300的总数的该子组232的输入316提供先达数据位。这样，在该子组232中的已启用驱动器支路300的相应晶体管302、308可以由在节点224的先达数据位控制或以其他方式影响，从而在输出节点208生成可归因于或以其他方式代表先达数据位的输出信号的分量。以相似方式，对于剩余数据位，分配控制模块250将在驱动器电路206内的已启用驱动器支路300的总数乘以每个相应数据位的希望的加权，从而确定有待分配到该相应数据位的已启用驱动器支路300的数目，并为该数目的已启用驱动器支路300操作输入选择电路320，从而允许已启用驱动器支路300的相应晶体管302、308由该相应数据位控制或以其他方式影响，并由此在输出节点208生成可归因于或以其他方式代表相应数据位的输出信号的分量。这样，分配控制模块250根据均衡比分配驱动器电路206的已启用驱动器支路300，从而在输出节点208实现输出信号的希望的均衡。例如，如果补偿控制模块240启用在驱动器电路206内的一百个驱动器支路300，从而实现特性输出阻抗目标以及与先达数据位的百分之十的加权对应的希望的均衡比，那么分配控制模块250将已启用驱动器支路300的总数乘以希望的加权，从而确定已启用驱动器支路300中的十个应分配到先达数据位。分配控制模块250然后操作与在驱动器电路206中的已启用驱动器支路300中的十个关联的输入选择电路320，从而向这十个已启用驱动器支路300的输入316提供在节点224的先达数据位，由此允许先达数据位控制或以其他方式影响这十个已启用驱动器支路300的相应晶体管302、308的操作。这样，驱动器电路206的输出阻抗中的百分之十分配到先达数据位，S卩，与先达数据位关联的驱动器支路的子组232包含在驱动器电路206中的已启用驱动器支路300的总数的百分之十。以相似方式，如果希望的均衡比对应于第一后达数据位的百分之二十的加权，那么分配控制模块250操作与已启用驱动器支路300中的二十个关联的输入选择电路320，从而向这十个已启用驱动器支路300的输入316提供在节点226的第一后达数据位，由此允许第一后达数据位控制或以其他方式影响这二十个已启用驱动器支路300的相应晶体管302、308的操作。这样，驱动器电路206的输出阻抗中的百分之二十分配到第一后达数据位，即，与第一后达数据位关联的驱动器支路的子组234包含在驱动器电路206中的已启用驱动器支路300的总数的百分之二十。如果希望的均衡比对应于第二后达数据位的百分之五的加权，那么分配控制模块250操作与已启用驱动器支路300中的五个关联的输入选择电路320，从而向这五个已启用驱动器支路300的输入316提供在节点228的第二后达数据位，由此允许第二后达数据位控制或以其他方式影响这五个已启用驱动器支路300的相应晶体管302、308的操作。这样，驱动器电路206的输出阻抗中的百分之五分配到第二后达数据位，即，与第二后达数据位关联的驱动器支路的子组236包含驱动器电路206中的已启用驱动器支路300的总数的百分之五。在示范实施例中，通过操作剩余驱动器支路的输入选择电路320以在节点222提供主数据位以提供到剩余驱动器支路的相应输入316，分配控制模块250将剩余已启用驱动器支路300分配到在节点222的主数据位，由此允许在节点222的主数据位控制或以其他方式影响剩余已启用驱动器支路300的相应晶体管302、308的操作。在这点上，在一些实施例中，分配控制模块250和/或输入选择电路320可以配置成在发射器电路201的初始化时默认将驱动器电路206的驱动器支路300分配到在节点222的主数据位。对于上述示范情况，分配控制模块250操作与已启用驱动器支路300中的六十五个(例如，在将已启用驱动器支路分配到先达和后达数据位之后，一百个已启用驱动器支路中的剩余已启用驱动器支路)关联的输入选择电路320来在节点222提供主数据位以提供到这些支路的相应输入316，由此允许在节点222的主数据位控制或以其他方式影响驱动器电路300中的已启用驱动器支路300中的六十五个的相应晶体管302、308的操作。应注意，尽管在已启用驱动器支路中的全部都具有基本相同的电阻的背景下在此描述本主题，但在一些实施例中，驱动器支路的电阻可以相对于彼此变化或缩放(例如，一个驱动器支路的子组中每个都提供电阻R，另一驱动器支路的子组中每个都提供电阻2R，又一驱动器支路的子组中每个都提供电阻4R，等等)，其中当在数据位之间分配驱动器支路时，分配控制模块250保持对不同的已启用驱动器支路相对于彼此的相应加权的跟踪。仍参考图4，并且继续参考图1-3，在分配已启用驱动器支路从而实现希望的均衡比之后，通过在发射器的输出生成将通信信道均衡的均衡输出信号，输出信号生成过程400继续(任务410)。在这点上，如在上面描述的，已启用驱动器支路300的输出节点310在输出节点208连接在一起，使得由已启用驱动器支路300的个别子组230、232、234、236生成的信号组合，从而在输出节点208提供代表在节点222的主数据位的均衡输出信号。在节点222、224、226、228的相应数据位中的每个影响或以其他方式控制已启用驱动器支路300中的其关联子组230、232、234、236的晶体管302、308的操作，从而在输出节点208产生信号，该信号与由已启用驱动器支路300中的其他子组230、232、234、236生成的信号组合并根据希望的均衡比加权，从而在输出节点208获得均衡输出信号。例如，前达子组232生成代表来自延迟元件212的前达数据位的信号，主子组230生成代表来自延迟元件214的主数据位的信号，第一后达子组234生成代表来自延迟元件216的第一后达数据位的信号，并且第二后达子组236生成代表来自延迟元件218的第二后达数据位的信号，其中个别分量信号在输出节点208组合、复用或以其他方式添加到一起，从而获得输出信号。这样，输出信号代表受先达数据位影响的第一信号分量、受主数据位影响的第二信号分量、受第一后达数据位影响的第三信号分量和受第二后达数据位影响的第四信号分量的组合。同时，耦合到输出节点208和/或串行接口 106的已启用驱动器支路300的有效输出阻抗基本等于特性输出阻抗目标，如在上面所述。图5描绘适合在图2的驱动器副本242和/或驱动器电路206中使用的可配置驱动器支路500的示范实施例。驱动器支路500的图示实施例包括但不限于第一晶体管502、率禹合在第一晶体管502和第二晶体管510的端子之间的多个电阻兀件504、506、508，以及率禹合在第二晶体管510的端子和输出节点514之间的另一电阻元件512。如图所示，第一晶体管502的漏极/源极端子耦合到正基准电压节点516，并且第一晶体管502的源极/漏极端子耦合到电阻元件504。第二晶体管510的漏极/源极端子也耦合到正基准电压节点516，并且第一晶体管502的源极/漏极端子经电阻元件512耦合到输出节点514。这样，当第二晶体管510接通或以其他方式激活时，第一晶体管502和电阻元件504、506、508被有效停用，如在下面更详细描述的。驱动器支路500也包括第三晶体管518、耦合在第三晶体管518和第四晶体管526的端子之间的多个电阻元件520、522、524，以及耦合在第四晶体管526的端子和输出节点514之间的另一电阻元件528。以与在上面描述相似的方式，晶体管518、526中的每个的源极/漏极端子耦合到负(或接地)基准电压节点530，使得当第四晶体管526接通或以其他方式激活时，第三晶体管518和电阻元件520、522、524被有效停用，如在下面更详细描述的。在示范实施例中，可配置驱动器支路500包括耦合到晶体管502、510、518、526的控制(或栅极)端子的启用逻辑532。当可配置驱动器支路500将被启用时，启用逻辑532配置成控制是第一对晶体管510、526还是第二对晶体管502、518在输出节点514生成输出信号，同时停用另一对晶体管，从而实现可配置驱动器支路500的希望的阻抗。在这点上，为配置较低有效阻抗的驱动器支路500，启用逻辑532允许在输入节点534的输入信号影响或以其他方式控制晶体管510、518的操作，同时停用另一对晶体管502、518 (例如，通过向栅极端子施加信号从而关闭晶体管502、518)。关闭晶体管502、518有效地停用电阻元件504、506、508、520、522、524，并由此减小驱动器支路500的有效阻抗。相反，为配置较高有效阻抗的驱动器支路500，启用逻辑532允许在输入节点534的输入信号影响或以其他方式控制晶体管502、518的操作，同时停用另一对晶体管510、526 (例如，通过向栅极端子施加信号从而关闭晶体管510、526)。当晶体管510、526关闭时，电阻元件504、506、508、512、520、522、524、528都被有效启用并耦合到输出节点514，由此增大驱动器支路500的有效阻抗。在示范实施例中，电阻元件504、506、508、512、520、522、524、528基本相同并具有
相同电阻值(例如，在实际和/或实践制造容差内)。另外，晶体管510、526的宽度相对于晶体管502、518的宽度缩放，从而提供可归因于已启用晶体管的电阻与已启用电阻元件的电阻的相对恒定的比率，而无论哪对晶体管被启用。在这点上，对于图示实施例，晶体管510、526的宽度是晶体管502、518的宽度的四倍。仍参考图5并且参考图2和4，根据一个或更多实施例，驱动器副本242的驱动器支路实现为可配置驱动器支路500，从而允许使用不同基准电阻为相同特性阻抗目标而校准驱动器电路206。例如，电阻元件504、506、508、512、520、522、524、528的电阻和晶体管502、510、518、526的宽度经选择来促进使用五十欧姆基准电阻或两百欧姆基准电阻将驱动器电路206校准到五十欧姆。在这点上，补偿控制模块240可以通过停用晶体管510、526并允许晶体管502、518影响在输出节点514的输出信号，为二百欧姆基准初始配置在驱动器副本242中的可配置驱动器支路500的启用逻辑532。如在上面描述的，补偿控制模块240可以循序启用驱动器副本242的个别驱动器支路500，并将已启用副本驱动器支路500的有效电阻与电阻基准140比较。在示范实施例中，响应于确定所有副本可配置驱动器支路500均已启用，并且已启用副本驱动器支路500的有效阻抗仍大于电阻基准140 (例如，当基准电阻是五十欧姆时)，补偿控制模块240配置启用逻辑532来停用晶体管502、518，并允许晶体管510、526影响在输出节点514的输出信号，并由此停用另外的电阻元件504、506、508、520、522、524且减小与较小基准电阻一起使用的个别副本驱动器支路500的阻抗。以与在上面所述相似的方式，补偿控制模块240重复循序启用驱动器副本242的个别驱动器支路500并将已启用副本驱动器支路500的有效电阻与电阻基准140比较的步骤，直到启用实现特性输出阻抗目标的数个副本驱动器支路500。因此，可配置驱动器支路500可以在发射器114、201的驱动器电路206和/或驱动器副本242中利用，从而允许使用不同基准电阻来校准发射器114、201和/或驱动器电路206。在另外的替代实施例中，可以使用可配置驱动器支路500来实现驱动器电路206中的驱动器支路，从而针对不同特性输出阻抗目标来校准驱动器电路206。为简要概述，在此描述的设备、系统和方法的一个优点是FIR均衡发射器能够以准确且可重复的方式同时实现希望的均衡比和希望的有效输出阻抗。因此，符号间干扰和信号反射的效应可以减轻，由此改善经由特定通信信道传递数据的有效性。为了简洁，可能未在此详细描述与FIR滤波器和/或数字滤波器、串行通信、并行-串行和/或串行-并行转换、电路设计、信令和系统的其他功能方面(以及系统的个别操作部件)相关的常规技术。此外，在此含有的各附图中示出的连接线意图代表在各种元件之间的示范功能关系和/或物理耦接。应注意，在本主题的实施例中可能存在许多替代或额外的功能关系或物理连接。另外，某些术语也可能仅为了参考的目的而在前面描述中使用，并因此不意图限制，并且指代结构的术语“第一”、“第二”和其他这样的数值术语不意味着序列或顺序，除非上下文清晰表明这样的序列或顺序。前面的描述涉及“连接”或“耦合”在一起的元件或节点或特征。如在此使用，除非以其他方式明确陈述，否则“连接”意思是一个元件/节点/特征直接联结到另一元件/节点/特征(或直接与其通信)，并且不必需机械地连接。同样，除非以其他方式明确陈述，否则“耦合”意思是一个元件/节点/特征直接或间接联结到另一元件/节点/特征(或直接或间接与其通信)，并且不必需机械地耦合。因此，尽管附图可以示出元件的一个或更多示范布置，但另外中间元件、装置、特征或部件可以在示出主题的实施例中存在。如在此使用，“节点”意思是给定信号、逻辑电平、电压、数据模式、电流或量值在其存在的任何内部或外部基准点、连接点、接合、信号线、导电元件等。尽管已在前面详细描述中呈现至少一个示范实施例，但应认识到巨大数目的变化存在。也应认识到，在此描述的示范实施例或多个实施例不意图以任何方式限制所要求主题的保护范围、适用性或配置。相反，前面详细描述向本领域技术人员提供方便且启发的路线图，以便实施描述的实施例或多个实施例。应理解，可以在不背离包括在提交本专利申请时的已知等效和可预见等效的由权利要求定义的保护范围的情况下，在元件的功能和布置上做出各种改变。
权利要求
1.一种发射器，其包含: 驱动器电路，所述驱动器电路配置成在输出节点生成输出信号，所述驱动器电路包括多个驱动器支路，并且所述输出信号基于多个数据位而生成；以及 分配控制模块，所述分配控制模块耦合到所述驱动器电路，其中所述分配控制模块配置成向所述多个数据位中的每个相应数据位分配所述多个驱动器支路的相应子组，以便生成受所述相应数据位影响的所述输出信号的相应分量。
2.根据权利要求1所述的发射器，其进一步包含耦合到所述驱动器电路和所述分配控制模块的补偿控制模块，其中: 所述补偿控制模块配置成启用第一数目的所述多个驱动器支路，导致包含所述多个驱动器支路的子组的一组已启用的驱动器支路；以及 所述分配控制模块配置成将所述一组已启用的驱动器支路的相应子组分配到所述多个数据位中的相应数据位。
3.根据权利要求2所述的发射器，其中对于所述多个数据位中的每个相应数据位，所述分配控制模块配置成: 基于所述第一数目的已启用的驱动器支路和该相应数据位的均衡比，计算待分配到该相应数据位的驱动器支路的相应数目；以及 向所述一组已启用的驱动器支路的子组的输入提供该相应数据位，所述子组具有所述相应数目的已启用的驱动器支路。
4.根据权利要求3所述的发射器，所述驱动器电路的所述输出节点耦合到串行接口，所述均衡比配置成将所述串行接口均衡，其中: 所述已启用的驱动器支路中的每个具有耦合到所述输出节点的输出；且 所述已启用的驱动器支路中的每个配置成在所述输出节点生成受在其输入的所述相应数据位影响的信号。
5.根据权利要求3所述的发射器，其中: 所述一组已启用的驱动器支路中的每个相应驱动器支路具有耦合到配置成接收所述多个数据位的输入选择电路的输入；且 所述分配控制模块配置成操作所述输入选择电路，从而向所述一组已启用的驱动器支路中的所述相应数目的驱动器支路的所述输入提供所述多个数据位中的每个相应数据位。
6.根据权利要求2所述的发射器，其中所述补偿控制模块配置成确定待启用以实现特性阻抗目标的驱动器支路的所述第一数目。
7.根据权利要求2所述的发射器，其中所述补偿控制模块配置成在启用所述第一数目的所述多个驱动器支路之后，停用第二数目的所述多个驱动器支路，导致包含所述多个驱动器支路中的剩余驱动器支路的一组已停用的驱动器支路。
8.根据权利要求1所述的发射器，所述多个驱动器支路包含数个已启用的驱动器支路，其中所述分配控制模块配置成通过以下步骤将所述数个已启用的驱动器支路分配到所述多个数据位中的每个数据位: 基于已启用的驱动器支路的数目和该相应数据位的均衡比，为所述多个数据位中的每个相应数据位计算驱动器支路的相应数目；以及 向所述数个已启用的驱动器支路的子组的输入提供该相应数据位，所述子组包括所述相应数目的驱动器支路。
9.根据权利要求8所述的发射器，所述驱动器电路的所述输出节点耦合到串行接口，其中: 所述数个已启用的驱动器支路中的每个驱动器支路具有耦合到所述输出节点的输出；且 所述数个已启用的驱动器支路中的每个驱动器支路配置成在所述输出节点生成受在其输入的所述相应数据位影响的信号。
10.一种计算模块，其包含: 处理系统； 发射器，所述发射器耦合到所述处理系统以便经由串行接口从所述处理系统传输代表数据的第一位的输出信号，其中所述发射器配置成根据均衡比使用所述数据的第二位将所述输出信号均衡，所述发射器包括配置成生成所述输出信号的一组驱动器支路；以及 控制模块，所述控制模块配置成基于所述均衡比在所述第一位和所述第二位之间分配所述一组驱动器支路。
11.根据权利要求10所述的计算模块，所述发射器包括总数的驱动器支路，其中所述控制模块配置成启用所述总数的驱动器支路中的第一数目的驱动器支路，导致所述一组驱动器支路，所述一组驱动器支路包含所述总数的驱动器支路的子组。
12.根据权利要求11所述的计算模块，其中所述控制模块配置成通过以下步骤在所述第一位和所述第二位之间分配所述一组驱动器支路: 将所述第一数目乘以所述均衡比从而获得待分配到所述第二位的驱动器支路的第二数目；以及 向所述第一数目的已启用的驱动器支路的子组的输入提供所述第二位，所述子组包括所述第二数目的驱动器支路。
13.根据权利要求12所述的计算模块，其中所述控制模块配置成在向所述已启用的驱动器支路的所述子组的输入提供所述第二位之后，向所述第一数目的已启用的驱动器支路中的剩余驱动器支路的输入提供所述第一位。
14.根据权利要求11所述的计算模块，其中所述控制模块配置成基于特性阻抗目标确定驱动器支路的所述第一数目。
15.一种用于使用多个驱动器支路在耦合到串行接口的输出节点生成代表串行数据的第一位的输出信号的方法，所述多个驱动器支路具有耦合到所述输出节点的其输出，所述方法包含: 启用所述多个驱动器支路的子组，导致一组已启用的驱动器支路； 基于所述串行接口的均衡比，在所述串行数据的所述第一位和第二位之间分配所述一组已启用的驱动器支路；以及 使用所述一组已启用的驱动器支路生成所述输出信号。
16.根据权利要求15所述的方法，其中启用所述多个驱动器支路的所述子组包含: 确定所述多个驱动器支路中的第一数目的驱动器支路以便在所述输出节点实现阻抗目标；以及 启用所述第一数目的驱动器支路。
17.根据权利要求16所述的方法，所述均衡比为所述第二位提供希望的加权，其中在所述第一位和所述第二位之间分配所述一组已启用的驱动器支路包含: 基于所述第一数目和所述第二位的所述希望的加权确定第二数目的驱动器支路；以及 向所述一组已启用的驱动器支路中的所述第二数目的驱动器支路的输入提供所述第二位。
18.根据权利要求17所述的方法，其中确定所述第二数目包含将所述第一数目乘以所述第二位的所述希望的加权，从而获得所述第二数目。
19.根据权利要求17所述的方法，其中在所述第一位和所述第二位之间分配所述一组已启用的驱动器支路进一步包含向所述一组已启用的驱动器支路中的第三数目的驱动器支路的输入提供所述第一位，所述第三数目小于或等于所述第一数目与所述第二数目之间的差。
20.根据权利要求19所述的方法，其中生成所述输出信号包含: 使用所述第二数目的已启用的驱动器支路生成受所述第二位影响的第一信号； 使用所述第三数目的已启用的驱动器支路生成受所述第一位影响的第二信号；以及 在所述输出节点组合所述第一信号和所述第二信号。
全文摘要
本发明提供用于生成代表串行数据位的输出信号的设备和方法。发射器(200)包括配置成在输出节点生成输出信号的驱动器电路(206)和耦合到该驱动器电路的分配控制模块(250)。驱动器电路包括配置成基于多个数据位生成输出信号的多个驱动器支路(232，230，234，236)。分配控制模块配置成向多个数据位中的相应数据位分配多个驱动器支路的相应子组，其中每个子组生成受其相应数据位影响的输出信号的分量。
文档编号H04L25/02GK103201990SQ201180054420
公开日2013年7月10日 申请日期2011年11月8日 优先权日2010年11月11日
发明者查尔斯·王, 兰德尔·肖 申请人:超威半导体公司